U-Boot SPL 2013.01.01 (Dec 10 2018 - 15:13:12) BOARD : Altera SOCFPGA Cyclone V Board CLOCK: EOSC1 clock 50000 KHz CLOCK: EOSC2 clock 50000 KHz CLOCK: F2S_SDR_REF clock 0 KHz CLOCK: F2S_PER_REF clock 0 KHz CLOCK: MPU clock 800 MHz CLOCK: DDR clock 333 MHz CLOCK: UART clock 100000 KHz CLOCK: MMC clock 50000 KHz CLOCK: QSPI clock 400000 KHz RESET: COLD SDRAM: Initializing MMR registers SDRAM: Calibrating PHY SEQ.C: Preparing to start memory calibration SEQ.C: DQS Enable ; Group 0 ; Rank 0 ; Start VFIFO 5 ; Phase 5 ; Delay 7 SEQ.C: DQS Enable ; Group 0 ; Rank 0 ; End VFIFO 6 ; Phase 5 ; Delay 0 SEQ.C: DQS Enable ; Group 0 ; Rank 0 ; Center VFIFO 6 ; Phase 1 ; Delay 4 SEQ.C: Read Deskew ; DQ 0 ; Rank 0 ; Left edge 23 ; Right edge 27 ; DQ delay 2 ; DQS delay 8 SEQ.C: Read Deskew ; DQ 1 ; Rank 0 ; Left edge 20 ; Right edge 27 ; DQ delay 1 ; DQS delay 8 SEQ.C: Read Deskew ; DQ 2 ; Rank 0 ; Left edge 18 ; Right edge 27 ; DQ delay 0 ; DQS delay 8 SEQ.C: Read Deskew ; DQ 3 ; Rank 0 ; Left edge 18 ; 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