Nios® V Processor Quick Start Guide の手順を確認してみた

はじめに

インテル^® Quartus^® Prime Pro Edition v21.3 より、新たに Nios^® V/m プロセッサーが利用できるようになりました。
Nios^® V プロセッサーは、オープンソースの RISC-V 命令セット・アーキテクチャーをベースにした、インテル^® FPGA 用の次世代ソフトプロセッサーです。
この記事では、Nios^® V Processor Quick Start Guide に基づいて、Nios^® V/m プロセッサーの基本的な開発手順を一通り実行してみました。また必要と思われる補足説明を追加しています。

1.　Nios^® V プロセッサーの情報ページ一覧

以下に Nios^® V プロセッサーの情報ページをまとめておきます。

参考情報：
　RISC-V: RV32IA

2.　システム要件

2-1.　必要なハードウェアとソフトウェア

Nios^® V/m プロセッサー・システムの構築に以下のハードウェアおよびソフトウェアを使用します。

サポートされているインテル^® FPGA デバイスは以下の通りです：

インテル^® Cyclone^® 10 GX
インテル^® Arria^® 10
インテル^® Stratix^® 10
インテル^® Agilex™

インテル^® Quartus^® Prime Pro Edition ソフトウェア・バージョン 21.3 以降

現在サポートされているオープンソース・ツールは以下の通りです：

GNU RISC-V Embedded GCC（8.3.0-2.3）
CMake（3.14.10 以降）
xPack Windows Build Tools
Eclipse* CDT for Embedded C/C++ Developers

注記：

インテル^® Quartus^® Prime Software には、上記オープンソース・ツールは含まれていませんので、個別に入手およびセットアップが必要となります。
オープンソース・ツールの入手およびセットアップについては、「2-3. オープンソース・ツールのセットアップ手順」の項で説明しています。
この記事では、CLI（Command Line Interface）を使用してアプリケーション・プロジェクトのビルドを実行しています。したがって、Eclipse* CDT for Embedded C/C++ Developers によるアプリケーション・プロジェクトのビルド実行例は割愛しています。
Eclipse* CDT for Embedded C/C++ Developers によるアプリケーション・プロジェクトのビルドについては、下記の参考情報を参照してください。

参考情報：
Eclipse* CDT for Embedded および OpenOCD 用の Nios^® V プロセッサー・ツールのセットアップ詳細については、下記 RocketBoards.org のページをご参照ください。
NiosV tool setup for Eclipse CDT and OpenOCD

2-2.　Nios^® V/m プロセッサーの IP ライセンスの取得

Nios^® V/m プロセッサーの IP ライセンスは、Intel^® FPGA Self-Service Licensing Center から無料で入手できます。

①
Intel^® FPGA Self-Service Licensing Center で Nios V Soft Processor FPGA IP – M Core を選択します。
2 つのチェックボックスにチェックを入れたら、Create New License をクリックします。

【図 1】 Self Service Licensing Center で Nios V Soft Processor FPGA IP – M Core を選択

②
Licensed User の人型アイコンをダブルクリックします。メールアドレスと氏名を入力して［Save］ボタンをクリックします。Message プロンプトが出たら［OK］をクリックします。

【図 2】 Licensed User の人型アイコンをダブルクリックしメールアドレスと氏名を入力

③
Product 列の Nios V Soft Processor FPGA IP – M Core をダブルクリックします。Create New License のウインドウが表示されたら、Product 列の Nios V Soft Processor FPGA IP – M Core をクリックします。

【図 3】 Product 列の Nios V Soft Processor FPGA IP – M Core をダブルクリック

④
Product 列の Nios V Soft Processor FPGA IP – M Core が黄色にハイライトされたら［Next］をクリックします。表示された Primary Computer の情報が正しければ、チェックボックスにチェックを入れて［Next］をクリックします。

【図 4】 Primary Computer 情報の確認と設定

⑤
Create New License ウインドウで［Confirm Selection］をクリックします。その後［Finish］をクリックします。

【図 5】 Create New License ウインドウで［Confirm Selection］をクリックし［Finish］をクリック

⑥
メールが送られてきて、ライセンスファイルが添付されています。

【図 6】送られてきたメールにライセンスファイルが添付

⑦
Quartus® Prime Pro で［Tools］➤［License Setup］を選択します。Quartus® Prime Pro ライセンスと、入手した Nios® V/m のライセンスファイルを指定して［OK］をクリックします。

【図 7】入手した Nios® V/m ライセンスファイルを Quartus® Prime Pro に設定

2-3.　オープンソース・ツールのセットアップ手順

以下のオープンソース・ツールを使用すると、Nios^® V/m プロセッサーのソフトウェア・プロジェクトを作成できます。

2-3-1.　各ツールのダウンロード

お使いの OS に合わせて、それぞれのオープンソース・ツールを【表 1】内のリンクからダウンロードします。

【表 1】ダウンロードするオープンソース・ツール

オープンソース・ツール	バージョン	説明
GNU RISC-V Embedded GCC	v8.3.0-2.3	RISC-V 開発用のプログラムをコンパイルするためのツールチェーン。 RISC-V Instruction-Set Architecture（ISA）をサポートするバージョン v8.3.0-2.3 をダウンロードします
CMake パッケージ	v3.21.4	CMakeLists.txt を用いてビルドプロセスを管理するシステム。
xPack Windows Build Tools (1)	v4.2.1-2	Microsoft* Windows* 上でビルドを行うための GNU Make と BusyBox を含む、Microsoft* Windows* 専用パッケージ。

(1) Windows ユーザーのみ。

注記：

- cmake-3.21.4-windows-x86_64 を使用しています（cmake-3.21.3-windows-x86_64 との
  組み合わせでは、cmake の実行でエラーが出たため）。
- xpack-windows-build-tools-4.2.1-2-win32-x64 を使用しています（xpack-windows-build-tools-4.2.1-3-win32-x64 との組み合わせでは、cmake の実行でエラーが出たため）。
- xpack-riscv-none-embed-gcc-8.3.0-2.3 を使用しています。

【図 8】 cmake 実行でのエラー例

【図 9】 GNU RISC-V Embedded GCC のダウンロード

【図 10】 CMake パッケージのダウンロード

【図 11】 xPack Windows Build Tools のダウンロード

2-3-2.　ダウンロードしたファイルの解凍

ダウンロードした .zip または .tar ファイルを以下のディレクトリーに解凍します。
<Intel Quartus Prime installation directory>/niosv

インテル^® Quartus^® Prime Pro Edition v21.3 の場合は、【図12】のように以下のディレクトリーに解凍します。
intelFPGA_pro/21.3/niosv

【図 12】ダウンロードしたファイルを解凍

2-3-3.　各ツールの環境変数

インストールしたオープンソース・ツールを開発環境に組み込むために、使用しているオペレーティング・システムに基づいて環境変数（PATH）の設定を実行します。
以下にインテル^® Quartus^® Prime Pro Edition v21.3 の場合の設定例を示します。

注記：
ツールのバージョンおよびインストール・ディレクトリーによってパスが異なる場合があります。ご使用の環境に合わせて適宜設定してください。

Windows での環境変数設定

Windows の環境変数設定に登録します。

【図 13】 Windows の環境変数設定ウインドウ

または、Windows のコマンドプロンプトより以下の設定コマンド（set または setx を使用）を実行します。

set PATH=C:/intelFPGA_pro/21.3/niosv/xpack-riscv-none-embed-gcc-8.3.0-2.3/bin;%PATH%
set PATH=C:/intelFPGA_pro/21.3/niosv/cmake-3.21.4-windows-x86_64/bin;%PATH%
set PATH=C:/intelFPGA_pro/21.3/niosv/xpack-windows-build-tools-4.2.1-2/bin;%PATH%

Linux での環境変数設定

Linux 端末から以下の設定コマンドを実行します。

export PATH=~/intelFPGA_pro/21.3/niosv/xpack-riscv-noneembed-gcc-8.3.0-2.3/bin:$PATH
export PATH=~/intelFPGA_pro/21.3/niosv/cmake-3.21.4-linuxx86_64/bin:$PATH

3.　Nios^® V/m プロセッサーの Example Design

Example Design は「Hello World」アプリケーションを実行するために使用される、シンプルな Nios^® V/m プロセッサーのハードウェア・システムであり、以下のコンポーネントを含みます。

【表 2】 Nios^® V/m プロセッサー Example Design に含まれるコンポーネント

コンポーネント	説明
Nios^® V/m Processor Intel^® FPGA IP	データや命令を実行してアプリケーションプログラムを実行します。
JTAG UART Intel^® FPGA IP	Nios^® V/m プロセッサーとホストコンピュータ間のシリアルキャラクター通信を可能にします。
On-Chip Memory Intel^® FPGA IP	データや命令を格納します。

3-1.　Nios^® V/m Example Design のブロック図

【図 14】 Nios® V/m Example Design のブロック図

注記：　

Nios^® V/m プロセッサーでアプリケーションを構築して実行する前に、正しいハードウェア・デザインをコンパイルして、FPGA をコンフィグレーションする必要があります。
この Example Design は、インテル^® Arria^® 10 SoC 開発キット上でコンフィグレーションされています。
この Example Design は、top.qsf ファイルと create_qsys.tcl ファイルでターゲットデバイスの設定を行い、top.qsf ファイルでクロックピンの設定を行うことで、希望のボードをターゲットに変更することができます。

参考情報：
　インテル^® Arria^® 10 SoC 開発キット

3-2.　GUI による Nios^®V/m プロセッサー Example Design の生成

3-2-1.　Example Design の生成

①
インテル^® Quartus^® Prime ソフトウェアで、[Tools] ➤ [Platform Designer] を選択します。

【図 15】 Platform Designer の起動

②
Platform Designer で [IP Variant] タブを選択します。

③
Quartus project では “None” を選択します。

【図 16】 Quartus project で “None” を選択

④
IP Variant ダイアログボックスで IP の名前を任意に指定します（この例では niosv を指定）。

【図 17】 IP Variant ダイアログボックスで IP の名前を任意に指定

⑤
Component type の [Select] ボタンをクリックします。

a. IP Catalog が開きます。

b. Nios V/m Processor Intel FPGA IP を検索します。

c. IP デザインを作成します。

【図 18】 IP Catalog から Nios V/m Processor Intel FPGA IP を選択

⑥
[Create] ボタンをクリックします。

⑦
Nios V/m Processor Intel FPGA IP で [Generate Example Design] ボタンをクリックします。

【図 19】 [Generate Example Design] ボタンをクリック

⑧
“Select Example Design Directory” でプロジェクト・フォルダーを選択して [OK] ボタンをクリックします。

⑨
”Generate Example Design Completed“ が表示されたら [Close] ボタンをクリックします。

【図 20】 “Select Example Design Directory” でプロジェクト・フォルダーを選択

⑩
IP Parameter Editor を閉じます。Save changes? というプロンプトが表示されても、Example Design を生成するだけですので、ここで Save する必要はありません。[Don't Save] をクリックします。

【図 21】 IP Parameter Editor を閉じる

⑪
Example Design をプロジェクト・フォルダーに解凍します。【表 3】を参照して Example Design の
ファイルとその説明を確認してください。

【図 22】 Example Design をプロジェクト・フォルダーに解凍

【表 3】 Example Design に含まれるフォルダーとファイル

ファイル	説明
software/app	ソフトウェア・アプリケーションのソースコードを含むフォルダー
create_qsys.tcl	Example Design の .qsys ファイルを生成するための TCL スクリプト
readme.txt	Example Design を作成するための説明と手順
toggle_issp.tcl	ISSP (In-System Sources and Probes) を使用してデザインをリセットするための TCL スクリプト
top.qpf	Example Design の Quartus Project File (.qpf) ファイル
top.qsf	Example Design の Quartus Setting File (.qsf) ファイル
top.sdc	Example Design の Synopsys* Design Constraints (.sdc) ファイル
top.v	トップレベルの Verilog デザイン

3-2-2.　Example Design システムの Compile

注記：
Quartus^® Prime Pro のライセンスがない場合、[File] ➤ [Open Project] により Example Design の top.qpf を選択すると以下のポップアップが出てきます。
Intel^® FPGA Self-Service Licensing Center からライセンスを取得して、Quartus^® Prime Pro に登録してから、以降の手順を実行してください。

【図 23】 Quartus^® Prime Pro のライセンスがない場合に出るポップアップ表示

①
インテル^® Quartus^® Prime ソフトウェアで [File] ➤ [Open Project] を選択し、Example Design の top.qpf を選択します。

【図 24】 Example Design の top.qpf を選択

②
Quartus^® Prime で [Tools] ➤ [Platform Designer] を選択し、Platform Designer を開きます。

③
[Create a new Platform Designer system] ボタンをクリックし、名前を sys.qsys とします。

④
[Create] ボタンをクリックします。

【図 25】新しく Platform Designer system を Create

⑤
Open System ウインドウで [Create] ボタンをクリックします。

⑥
Create New System Completed ウインドウで [Close] ボタンをクリックします。

⑦
[File] ➤ [Save] を選択しシステムを保存します。

【図 26】 Platform Designer system を Create して Save

⑧
[View] ➤ [System Scripting] を選択します。System Scripting ウィンドウが表示されます。

⑨
Project Scripts に create_qsys.tcl を追加して [Run Script] を実行します。

【図 27】 Project Scripts に create_qsys.tcl を追加して [Run Script] を実行

⑩
生成された Platform Designer システムは、Clock Bridge Intel^® FPGA IP、 Reset Bridge Intel^® FPGA IP、 Nios^® V/m Processor Intel^® FPGA IP、 On-Chip Memory Intel^® FPGA IP、 JTAG UART Intel^® FPGA IP で構成されています。

⑪
On-Chip RAM サイズを 327680 に変更してください。

注記：
詳細は下記 Intel^® FPGA Knowledge Base リンクをご参照ください。
Critical Warning (127003): Can't find Memory Initialization File or Hexadecimal (Intel-Format) File <project_directory>/intel_niosv_m_0_EXAMPLE_DESIGN/onchip_mem.hex -- setting all initial values to 0

【図 28】 On-Chip RAM サイズを 327680 に変更

⑫
[Generate HDL] をクリックして、システム HDL を生成します。

注記：
他のインテル FPGA IP デバイスを使用している場合は、top.qsf ファイルの FAMILY、DEVICE、およびクロック・ピンの割り当てを更新します。

【図 29】システム HDL を Generate

⑬
Quartus^® Prime から [Processing] ➤ [Start Compilation] を選択して、ハードウェアのフルコンパイルを実行し .sof ファイルを生成します。

【図 30】ハードウェアのフルコンパイルを実行

⑭
フルコンパイルが正常に終わったら、「4. ソフトウェア・デザインフロー」に進みます。

3-3.　CLI を使用した Nios^® V/m プロセッサー Example Design の生成

以下に CLI（Command Line Interface）を使用した場合の Example Design の生成手順を説明します。既に上で説明した「3-2. GUI による Nios^® V/m プロセッサー Example Design の生成」の手順を実行済みであれば、この項はとばして、次章「4. ソフトウェア・デザインフロー」に進んでいただいても構いません。
以下にインテル^® Quartus^® Prime Pro Edition v21.3（Windows）の場合の実行例を示します。

注記：
ツールのバージョンおよびインストール・ディレクトリーによってパスが異なる場合があります。ご使用の環境に合わせて適宜実行してください。

①
Windows のコマンドプロンプトから次のコマンドにより Nios V Shell を起動します。

C:\intelFPGA_pro\21.3\niosv\bin\niosv-shell

【図 31】 Nios V Shell の起動

②
Example Design を生成します。

ip-deploy --component-name=intel_niosv_m --output-name=niosv_m.ip
qsys-generate niosv_m.ip --example_design

【図 32】 Example Design を生成し .zip ファイルを解凍

③
create_qsys.tcl スクリプトの 33 行目を set_component_parameter_value memorySize {327680} に修正して、OCRAM のトータル・メモリーサイズを変更します。

【図 33】 OCRAM のトータル・メモリーサイズを変更

④
Platform Designer システムを生成します。

qsys-script --script=create_qsys.tcl --quartus-project=top.qpf

【図 34】 Platform Designer システムを生成

⑤
ハードウェアのコンパイルを行います。

quartus_sh --flow compile top

【図 35】ハードウェアのコンパイルを実行

注記：
Linux 環境では、プロジェクトをコンパイルする前に Nios V Command Shell を終了する必要があります。Linux では Nios V Command Shell 内でデザインのコンパイルを行わないでください。
詳細は下記 Intel^® FPGA Knowledge Base リンクをご参照ください。
Why does Quartus project compilation fail in the Intel^® Quartus^® Prime Pro Edition Software (Linux version) within Nios^® V Command Shell?

4.　ソフトウェア・デザインフロー

ここでは、Nios^® V/m プロセッサーのソフトウェア・プロジェクトを生成・構築するためのデザインフローを説明します。
niosv-app および nios-bsp ユーティリティーを使用して、アプリケーションおよび BSP（Board Support Package）プロジェクトを生成する手順を説明します。
その後、Eclipse Embedded CDT または、CLI（Command Line Interface）を使用してアプリケーション・プロジェクトをビルドします。
Nios^® V プロセッサー用の IDE は、インテル^® Quartus^® Prime ソフトウェアの将来のリリースで提供される予定です。

4-1.　BSP の作成

4-1-1.　BSP Editor GUI による BSP の生成

Platform Designer には、BSP 編集ツールである BSP Editor が搭載されています。
BSP は、Nios^® V/m プロセッサー・システムなどのエンベデッド・システムにソフトウェアの実行環境を提供するものです。
BSP Editor は、Platform Designer から起動できる GUI ツールで、BSP コンテンツの生成や設定を行うことができます。

①
Quartus^® Prime ソフトウェアで［Tools］➤［Platform Designer］を選択します。

【図 36】 Platform Designer の起動

②
Example Design の software ディレクトリーに bsp フォルダーを作成します。

【図 37】 Example Design の software ディレクトリーに bsp フォルダーを作成

③
BSP Editor の “BSP setting file” で［Create new BSP system］ボタンをクリックします。

④
BSP 設定ファイルは名前を settings.bsp とします。

BSP のパス： <Project directory>/software/bsp/settings.bsp

【図 38】 BSP setting file（settings.bsp）の作成

⑤
System file（qsys or sopcinfo）では，Nios^® V/m プロセッサーの Platform Designer システム（sys.qsys）を選択します。

⑥
Quartus プロジェクトでは、サンプルデザインの Quartus プロジェクトファイル（top.qpf）を選択します。

⑦
Revision で "top" を選択します。

⑧
CPU 名には cpu を選択します。

⑨
オペレーティング・システムは、Altera HAL または Micrium MicroC/OS II を選択します。

⑩
[Create] ボタンをクリックして BSP ファイルを作成します。

【図 39】 BSP ファイルの作成

⑪
[Generate BSP] をクリックして BSP ファイルを生成します。

注記：
BSP Editor では Nios^® V/m プロセッサーの内部タイマーを使用するために、sys_clk_timer とtimestamp_timer のデフォルト選択が cpu に設定されています。

【図 40】 BSP ファイルの Generate

参考資料： Intel^® Quartus^® Prime Pro Edition ユーザーガイド

4-1-2.　CLI による BSP の生成

以下に CLI（Command Line Interface）を使用した場合の BSP の生成手順を説明します。
既に「4-1-1. BSP Editor GUI による BSP の生成」の手順を実行済みであれば、この節はとばして、次項「4-2. アプリケーション・プロジェクトの生成」に進んでいただいても構いません。
以下にインテル^® Quartus^® Prime Pro Edition v21.3（Windows）の場合の実行例を示します。

①
Windows のコマンドプロンプトから次のコマンドにより Nios V Shell を起動します（既に起動済みであれば次に進んでください）。

C:\intelFPGA_pro\21.3\niosv\bin\niosv-shell

【図 41】 Nios V Shell の起動

②
以下のコマンドを実行し BSP ファイルを生成します。--type オプションでは hal または ucosii を選択します（この記事では hal を選択しています）。

cd C:\intelFPGA_pro\21.3\niosv\intel_niosv_m_0_EXAMPLE_DESIGN\a10soc_niosv_m_example_design
niosv-bsp -c --quartus-project=top.qpf --qsys=sys.qsys --type=<hal or ucosii> software/bsp/settings.bsp

【図 42】 BSP ファイルの生成

4-2.　アプリケーション・プロジェクトの生成

生成された Example Design の software/app フォルダに Altera HAL アプリケーション・ソースファイル hello.c があります。
BSP 生成時に Micrium MicroC/OS-II（ucosii）を選択した場合は、
<Intel Quartus Prime installation directory>/niosv/examples/software/hello_ucosii フォルダ内のアプリケーション・ソースファイル hello_ucosii.c に hello.c を置き換えてください。

Nios V Shell から以下のコマンドを実行して、アプリケーション CMakeLists.txt を生成します。

cd C:\intelFPGA_pro\21.3\niosv\intel_niosv_m_0_EXAMPLE_DESIGN\a10soc_niosv_m_example_design
niosv-app --bsp-dir=software/bsp --app-dir=software/app --srcs=software/app --elf-name=hello.elf

【図 43】アプリケーション CMakeLists.txt の生成

4-3.　アプリケーション・プロジェクトのビルド

この記事では、CLI（Command Line Interface）を使用して "Hello World" アプリケーションをビルドします。以下にインテル^® Quartus^® Prime Pro Edition v21.3（Windows）の場合の実行例を示します。

①
Windows のコマンドプロンプトより PATH 変数を設定します（前述の「2-3-3. 各ツールの環境変数」で既に設定済みであれば省略して構いません）。

set PATH=C:/intelFPGA_pro/21.3/niosv/xpack-riscv-none-embed-gcc-8.3.0-2.3/bin;%PATH%
set PATH=C:/intelFPGA_pro/21.3/niosv/cmake-3.21.4-windows-x86_64/bin;%PATH%
set PATH=C:/intelFPGA_pro/21.3/niosv/xpack-windows-build-tools-4.2.1-2/bin;%PATH%

②
Nios V Shell から以下のコマンドを実行します。

1）Example Design ディレクトリーに移動します。

cd C:\intelFPGA_pro\21.3\niosv\intel_niosv_m_0_EXAMPLE_DESIGN\a10soc_niosv_m_example_design

2）アプリケーション・プロジェクトをビルドします。

cmake -S software/app -G "Unix Makefiles" -B software/app/build
make -C software/app/build

【図 44】 CLI によるアプリケーション・プロジェクトのビルド

③
このステップにより、<Project directory>/software/app/build フォルダ内に、.elf ファイルの形で
"Hello World“ アプリケーションが作成されます。

【図 45】生成された “Hello World“ アプリケーションの .elf ファイル

目次へもどる

5.　FPGA デバイスへの Nios^® V/m デザインのプログラミングと実行

Nios^® V/m Example Design はインテル^® Arria^® 10 SoC 開発キット上でコンフィグレーションされています。この記事でもインテル^® Arria^® 10 SoC 開発キットを使用して Example Design を実行します。

① 電源ケーブルを接続します。

② オンボード USB-Blaster II を PC と接続します。

③ 電源スイッチを ON にします。

【図 46】インテル^® Arria^® 10 SoC 開発キット

参考情報：
　インテル^® Arria^® 10 SoC 開発キット

5-1.　FPGA デバイスへの Nios^® V/m デザインのプログラミング

Nios^® V/m プロセッサー Example Design を FPGA デバイスにプログラミングします。
Nios V Command Shell から以下のコマンドで .sof ファイルをボード上にダウンロードします。

Windows の場合:

quartus_pgm -c 1 -m JTAG -o p;top.sof@1

Linux の場合:

quartus_pgm -c 1 -m JTAG -o p\;top.sof@1

注記：

-c 1 はホストコンピュータに接続されているケーブル番号を示します。
@1 は JTAG チェインのデバイス・インデックスを示しており、お使いのボードでは異なる場合があります。

【図 47】 FPGA デバイスへの Nios^® V/m デザインのプログラミング

5-2.　アプリケーション・プロジェクトの実行

①
niosv-download コマンドで hello.elf ファイルをダウンロードします。

niosv-download software\app\build\hello.elf

注記：
niosv-download コマンドを使用するには、Platform Designer の IP 設定で、Enabel Debug を有効にしている必要があります。

【図 48】 Enabel Debug の有効設定

【図 49】 niosv-download コマンドによる hello.elf ファイルのダウンロード

②
Hello World アプリケーション・プログラムを実行するために、toggle_issp.tcl スクリプトを使用して Nios^® V/m プロセッサー・システムをリセットします。

quartus_stp -t toggle_issp.tcl

【図 50】 toggle_issp.tcl スクリプトを使用して Nios^® V/m プロセッサー・システムをリセット

③
JTAG UART ターミナルを使用して、Nios^® V/m プロセッサー・システムの stdout と stderr に print 出力します。

juart-terminal

④
Hello World アプリケーションが以下の図のように表示されます。

【図 51】 Hello World アプリケーションによる表示

おわりに

今回は Nios^® V Processor Quick Start Guide に基づいて、Nios^® V/m プロセッサーの基本的な開発手順を一通り実行してみました。
シンプルな Hello World サンプルで動作を確認しましたが、既存の Nios^® II/e デザインを Nios^® V/m プロセッサーに移植することもできるようなので、今後確認してみたいと思います。

はじめに

1. Nios® V プロセッサーの情報ページ一覧

2. システム要件

2-1. 必要なハードウェアとソフトウェア

2-2. Nios® V/m プロセッサーの IP ライセンスの取得

2-3. オープンソース・ツールのセットアップ手順

2-3-1. 各ツールのダウンロード

2-3-2. ダウンロードしたファイルの解凍

2-3-3. 各ツールの環境変数

Windows での環境変数設定

Linux での環境変数設定

3. Nios® V/m プロセッサーの Example Design

3-1. Nios® V/m Example Design のブロック図

3-2. GUI による Nios® V/m プロセッサー Example Design の生成

3-2-1. Example Design の生成

3-2-2. Example Design システムの Compile

3-3. CLI を使用した Nios® V/m プロセッサー Example Design の生成

4. ソフトウェア・デザインフロー

4-1. BSP の作成

4-1-1. BSP Editor GUI による BSP の生成

4-1-2. CLI による BSP の生成

4-2. アプリケーション・プロジェクトの生成

4-3. アプリケーション・プロジェクトのビルド

5. FPGA デバイスへの Nios® V/m デザインのプログラミングと実行

5-1. FPGA デバイスへの Nios® V/m デザインのプログラミング

5-2. アプリケーション・プロジェクトの実行

おわりに

関連記事

1.　Nios^® V プロセッサーの情報ページ一覧

2.　システム要件

2-1.　必要なハードウェアとソフトウェア

2-2.　Nios^® V/m プロセッサーの IP ライセンスの取得

2-3.　オープンソース・ツールのセットアップ手順

2-3-1.　各ツールのダウンロード

2-3-2.　ダウンロードしたファイルの解凍

2-3-3.　各ツールの環境変数

3.　Nios^® V/m プロセッサーの Example Design

3-1.　Nios^® V/m Example Design のブロック図

3-2.　GUI による Nios^®V/m プロセッサー Example Design の生成

3-2-1.　Example Design の生成

3-2-2.　Example Design システムの Compile

3-3.　CLI を使用した Nios^® V/m プロセッサー Example Design の生成

4.　ソフトウェア・デザインフロー

4-1.　BSP の作成

4-1-1.　BSP Editor GUI による BSP の生成

4-1-2.　CLI による BSP の生成

4-2.　アプリケーション・プロジェクトの生成

4-3.　アプリケーション・プロジェクトのビルド

5.　FPGA デバイスへの Nios^® V/m デザインのプログラミングと実行

5-1.　FPGA デバイスへの Nios^® V/m デザインのプログラミング

5-2.　アプリケーション・プロジェクトの実行