共通・その他

• Altera® FPGA の開発フロー　トップページ
• ⭐好評！デザイン & デバッグ ガイドラインシリーズ一覧
• マクニカ WEB の検索窓はどこ？
• Altera® FPGA の技術情報（ナレッジベース）サイト
• 実は同一人物！？配列とポインタ
• VCO と VCXO

91件の記事をすべて表示

SoC

• SoC FPGA エンベデッド・デベロップメント・スイート（SoC EDS）のインストール方法 ver.20.1
• ブートローダー／Linux カーネルのビルド方法：for Mpression Sulfur Type-A Development Kit
• SoC FPGA 向けデバッガー（Arm® DS / DS-5）の使い方
• Stratix® 10 FPGA／Agilex™ 7 FPGA のブート方式と設定
• SoC FPGA ハードウェア・リファレンス・デザイン（GHRD）の入手＆生成方法
• Altera® SoC FPGA まとめページ

75件の記事をすべて表示

Nios II / Nios V

• Nios® V デバッグ手法：Optimization Level の変更
• Nios V まとめページ
• Nios® V デバッグ手法：RiscFree* IDE を使用した デバッグアタッチ
• Nios® V Boot の構成と各 Boot Option の設定について
• Nios® V Boot Option ~ Generic Serial Flash Interface ~
• Nios® V Boot Option ~ SDM Boot ~

65件の記事をすべて表示

プラットフォーム・デザイナー(旧Qsys)

• Platform Designer における Arbitration の設定方法と優先順位
• プラットフォーム・デザイナー(旧 Qsys)の未定義領域へのアクセスを防ぐ方法
• FPGA システム・デバッグ・ツール "System Console" を使ってみよう
• Component Editor の使い方 ～ Avalon®-MM / ST 編 ～
• Verilog テストベンチでプラットフォーム・デザイナー（旧 Qsys）をシミュレーション 【テンプレート付属】
• System Console におけるダッシュボードの 作成手順とサンプル紹介

9件の記事をすべて表示

デバイス

• Mailbox Client Intel® FPGA IP の概要と使い方
• 複数ある FPGA の電源～電源共有の注意点～
• PLL の分周 / 逓倍（ていばい）
• インテル® FPGA の PLL
• マス男の FPGA 基板設計 6 『カーブトレーサで FPGA 電流電圧特性を測定』
• マス男の FPGA 実践2 『 PLL を精度良く動作させるために（2）』

50件の記事をすべて表示

コンフィグレーション/プログラミング

• Quartus® はじめてガイド - デバイス・プログラミングの方法
• アクティブ・シリアル・コンフィグレーション デザイン & デバッグ・ガイドライン／FPGA ガイドライン
• FPGA のアクティブ・シリアル・コンフィギュレーションでトラブったときは
• FPGA のコンフィグレーション時間短縮 ～番外編 2～
• データ圧縮で FPGA のコンフィグレーション時間短縮！
• FPGA のコンフィギュレーション・データを切り替える方法 HDL 編 [#1/3]

17件の記事をすべて表示

ツール

• Quartus® Prime 開発ソフトウェア － サポート OS 対応表
• Power Analyzer Tool を使用したインテル® FPGA 消費電力見積もり
• 「ライセンス管理あんしんチケット」 のご紹介
• 3rd Party のプログラミング・ライターを使って 汎用 QSPI Flash をプログラミングするためのファイルフォーマット Stratix® 10 / Intel Agilex® 7 FPGA 用
• Quartus® ガイド - デバイス・マイグレーション
• インテル® FPGA の PLL（IP 生成編 / ALTPLL）

57件の記事をすべて表示

タイミング

• タイミングエラーの一般的な対処フロー
• タイミング解析を行う場合にまず見るべきポイント
• Quartus® はじめてガイド - タイミング解析の方法
• Quartus TimeQuest タイミング・アナライザ ～タイミング制約の与え方～
• Quartus TimeQuest タイミング・アナライザ ～タイミング解析の用語と考え方～
• タイミング解析シリーズ6 『パフォーマンスを最適化する2 』

25件の記事をすべて表示

外部メモリ・インタフェース (EMIF)

• Agilex™ 7 FPGA & SoC EMIF IP コアの複数実装について
• EMIF コア生成時にエラーとなる場合の対処方法まとめ
• インテル🄬 Arria🄬 10 FPGA の EMIF デザイン & デバッグ・ガイドライン
• EMIF レイアウト・ガイドライン／FPGA ガイドライン
• External Memory Interface ～ External memory interface HDR ～
• External Memory Interface ～ メモリとは ？ ～

36件の記事をすべて表示

トランシーバー

• JESD204B 接続事例：ADI AD9083 と インテル® Stratix® 10 FPGA の接続
• トランシーバ　～PCI Express gen3 x8 とは？～
• インテル ® FPGA E タイル・トランシーバー 紹介
• How to Use TTK
• インテル® FPGA と接続実績のある JESD204B デバイス ~Analog Devices 編~
• はじめてのトランシーバー

7件の記事をすべて表示

PCI Express

• Altera® FPGA で PCI Express（Avalon-MM 編）
• Altera® FPGA で PCI Express
• PCI Express ハード IP を使用した DMA 転送の実現
• PCI Express デザイン & デバッグ・ガイドライン／FPGA ガイドライン
• PCI Express で Root Port を構成する場合、どんな Transaction を発行する？
• FPGA の PCI Express デザイン & デバッグ・ガイドライン

7件の記事をすべて表示

DSP

• 浮動小数点 FIR フィルターを生成できるツールの紹介
• NCO IP の設定について（周波数微調整方法）
• 高速サンプリング FFT サンプルデザイン
• DSP デザインのタイミングエラー解析と対策例
• FIR フィルタのゲイン調整

Enpirion

• 超初心者向けのアナログ回路 Enpirion® 編 第3回 電源の精度って何？（前編）
• 超初心者向けのアナログ回路 Enpirion® 編 第2回 FPGA の消費電力は？
• 第2回 インテル社 FPGA の評価キットに採用されている特徴的な電源製品について
• 第12回 FPGA 電源設計プロセスのまとめ
• 第7回 FPGAの電源を選定する場合の注意点についてーその2ー
• 第5回 EPE の具体的な使用方法をご紹介！

15件の記事をすべて表示

産業用PC/CPUモジュール

• i.MX 8M Plus を搭載した ADLINK社 SMARC LEC-IMX8MP での GPIO 制御
• ノーコードで簡単！顔認証ドア開閉システムを作ろう - 検証環境も貸し出し中！
• 【Ubuntu 22.04 編】 インテル® OpenVINO™ のデモ環境構築
• MediaTek® Genio 1200 でエッジAIを試してみた
• MediaTek® Genio 1200 プラットフォームベースの ADLINK社 I-Pi SMARC 開発キットでの Yocto Linux の環境の構築
• 小型 Edge-AIシステムの構築（I-Pi SMARC Elkhart Lake + Hailo-8 M.2 Module）

23件の記事をすべて表示

Fortanix

• 耐タンパ領域に独自アプリを追加実装可能、プラグインを使用した開発方法

FAQ

• MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか？
• Quartus® Prime Pro Edition ver.21.1 で IP を IP Catalog で Generate するとエラーになります。
• Intel® FPGA 16550 Compatible UART Core の自動フロー制御を行うためのレジスター設定を教えてください。
• 「Nios II SBT によるソフトウェア開発 セクション2」の資料を参考にスタック・オーバーライド・コマンドを設定してビルドすると、nios2-elf-g++: error: =: No such file or directory というエラーになります。
• ALTPLL IP の Zero Delay Buffer モードで生成したシングルエンドの出力クロック信号を、デバイスの PLL 出力専用ピン PLL_L_CLKOUTn （末尾 n ）にアサインするとコンパイル・エラーとなり、PLL_L_CLKOUTp （末尾 p ）にアサインするとエラーは解消されました。なぜですか？
• Intel Community Forum に日本語で投稿しましたが正しく認識してもらえません。何に気をつけたら良いでしょうか？

416件の記事をすべて表示

お知らせ

• サポート満足度評価の実施に関して
• ウェブサイトリニューアルのお知らせ
• 補足：技術サポートの依頼、リクエスト発行の際にご留意いただきたいこと
• 補足： 技術サポートに伴うファイルの受け渡しについて（添付ファイルの上限サイズ）
• ⭐インテル FPGA セミナーを動画で大公開！
• 補足：本サイトの記事で使用する記号・アイコンについて

10件の記事をすべて表示