外部メモリ・インタフェース (EMIF)
- Intel Agilex® 7 FPGA & SoC EMIF IP コアの複数実装について
- インテル🄬 Arria🄬 10 FPGA の EMIF デザイン & デバッグ・ガイドライン
- Nios® V と DDR4 メモリーの接続事例
- Intel Agilex® 7 FPGA の DDR4 ランダム・アドレス・アクセス効率測定事例
- Intel Agilex® 7 FPGA & SoC FPGA-to-HPS Bridge からDDR4 へのアクセス事例 (SDRAM direct モード)
- テストパターンをユーザー設定可能な Traffic Generator 2.0 について
- インテル🄬 V シリーズ FPGA の EMIF デザイン & デバッグ・ガイドライン
- EMIF IP の CL/CWL (CAS レイテンシー、CAS Write レイテンシー)の設定方法
- EMIF コア生成時にエラーとなる場合の対処方法まとめ
- Intel Agilex® 7 SoC FPGA HPS EMIF の使用についての注意事項
- Intel Agilex® 7 FPGA & SoC 外部メモリー・インターフェース (EMIF) 回路図確認項目
- DDRメモリーの内部抵抗(ODT)を最適にする方法
- インテル® Stratix® 10 SoC/インテル® Arria® 10 SoC HPS EMIF の回路図確認項目
- Arria® V /Cyclone® V と DDR3 の回路図確認項目
- チップセレクト信号が 2ビットの場合、ODT 信号の2ビットはどのように動作する？【Arria® 10 編】
- チップセレクト信号が 2ビットの場合、ODT 信号の2ビットはどのように動作する？【Arria® V/Cyclone® V 編】
- インテル®Stratix®10 MX HBM2 Example Designシミュレーション手順
- EMIF Example Design の Read/Write を連続動作させる方法
- EMIF リード/ライト・シーケンスの概要とよくある質問/問題まとめ
- EMIF 効率測定方法 -Efficiency Monitor-
- インテル® FPGA 10シリーズの EMIF のピンアサイン方法について
- FPGA の EMIF レイアウト・ガイドライン
- EMIF ToolKit の Driver Margining 機能の紹介
- インテル® Arria® 10 FPGA に 複数のメモリー・コントローラーを実装した場合のキャリブレーションの仕組み
- EMIF 情報 ポータル
- HPS ブロックの EMIF Debug Report 設定/確認方法