インテル® FPGA を実装する基板を作成する際、設計者はメーカーが公開しているドキュメントを参考に回路図を作成します。
ここでは、特に気をつけるポイントにしぼってご案内します。
なお Quartus® Prime では、デバイスのさまざまな制約をもとにした配置確認も行えます。資料による回路図チェックと併せて、Quartus Prime における確認もお願いします。
対象の FPGA
・ Cyclone® V
事前準備
回路図作成時に参考になるドキュメントをご紹介します。
| ピン・コネクション・ガイドライン | 回路図レビュー・ワークシート |
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※ Intel® Agilex™ ファミリーは こちら |
回路図レビュー・ワークシート トップページ |
| Cyclone V Device Family Pin Connection Guidelines | Cyclone V Device Schematic Review Worksheet |
Cyclone V Overview (FPGA TOP)
下図は、Cyclone V の基板設計において、特に気をつけるピンを表しています。
※ 図の配置は実際のデバイスとは関係ありません。
各項目をクリックし、チェック・ポイントをご覧ください。
| ② MSEL ピン | ③ コンフィグレーション・ピン | |
| ④ JTAG ピン | ⑤ クロック入力ピン | ⑥ その他 専用ピン |
| ⑦ トランシーバー・ピン | ⑧ DDR3 ピン | ⑨ HPS ピン |
| ⑩ 兼用ピン | ⑪ I/O ピン | ― |
① VCC、HPS 用 VCC、トランシーバー用 VCC
| ● データシートを参照して推奨の電源電圧を印加する |
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● FPGA の近傍に測定ポイントを設ける ・不具合発生時に備えて、電源を計測できるようにしておく |
| ● Power & Thermal デザイン & デバッグ・ガイドライン を参考にする |
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● 同一サイドの GXB (トランシーバー) をすべて未使用の場合は ・VCCE_GXBL、VCCL_GXBL は GND 接続可 |
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● デカップリング・コンデンサー数 ・PDN ツール を参考にして見積もる ・より詳細に見積もる場合は、専用ツールを使用する <参考> |
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● Active Serial (AS) モードでコンフィグレーションを行う場合 ・ VCCPGM は 3.0 V または 3.3 V |
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● 電源シーケンス 詳細はこちらのドキュメント(Power-Up Sequence Recommendation for Cyclone V Devices) をご覧ください。 |
② MSEL ピン
Cyclone V の MSEL ピン情報は、以下をご確認ください。
| MSEL Pin Settings | プルアップ/プルダウン抵抗の挿入 (1)(2) |
| Cyclone V |
(リンク先のドキュメントを参照) |
| Cyclone V SoC via HPS |
(1) 内部に Weak Pull-Down Resistor (25kΩ) が挿入されています。
(2) コンフィグレーション・モードを切り替えるようにしたい場合は、0Ω 抵抗で VCCPGM/GND に切り替えるようにしてください。
MSEL ピンの一覧表はこちらをご覧ください。
③ コンフィグレーション・ピン
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● DCLK ・ダンピング抵抗挿入を推奨 (最低限 0Ω) 10-50Ω ・AS モードの場合は、トレース長をケアすること (下記ドキュメントを参照) "Evaluating Data Setup and Hold Timing Slack in AS Configuration" |
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● nCONFIG、nSTATUS ・10kΩ 抵抗を介して VCCPGM へプルアップ |
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● CONF_DONE ・10kΩ 抵抗を介して VCCPGM へプルアップ ・そのまま LED に接続しない - ドライブ電流不足により、FET を適用しないと点灯しない可能性がある |
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● FPGA をカスケード接続している場合は nSTATUS や CONF_DONE は共通でプルアップ ・INIT_DONE は個別にプルアップ (使用している場合のみ) |
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● nCE ・GND 接続 または 10kΩ 抵抗を介してプルダウン ・FPGA がカスケード接続になっているかは、この信号で判断する |
| ● nCEO を使用時は、10kΩ 抵抗を介して VCCPGM へプルアップ |
④ JTAG ピン
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● チェック・ポイント ・TCK は 0Ω 抵抗のダンピング抵抗挿入を推奨 ‐ クロック系のトラブルで書き込みができないケースに対応可能にするため |
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● ピン処理 ・TCK : 1kΩ 抵抗を介してプルダウン (未使用時も、1kΩ 抵抗を介してプルダウン) ・TDI : 1kΩ ～ 10kΩ 抵抗を介して VCCPD へプルアップ (未使用時は、1kΩ 抵抗を介してプルアップ) ・TMS : 1kΩ ～ 10kΩ 抵抗を介して VCCPD へプルアップ (未使用時は、1kΩ 抵抗を介してプルアップ) ・TDO : プルアップ/プルダウンなし (未使用時はオープン) |
| ● FPGA を3つ以上カスケード接続する場合は、TCK、TMS ラインにバッファーを挿入 |
⑤ クロック入力ピン
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● シングルエンド・クロックを使用する場合は p チャンネルにアサイン (n チャンネルではグローバル・クロックにダイレクトに乗らないため ALTCLKCTRL バッファーを使用する場合の制限になる) |
| ● 差動で入力する場合は AC/DC カップリングに注意 |
| ● PLL を使用する場合は RREF_TL ピンを 2kΩ 抵抗を介してプルダウン (抵抗の精度は ±1%) |
⑥ その他 専用ピン
| ピン名 | コメント |
| RREF_TL | 2kΩ±1% 抵抗を介してプルダウン |
| VREF | 専用ピンとして未使用の場合は VCCIO または GND へ接続 |
⑦ トランシーバー・ピン
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● トランシーバー未使用の場合は GND 接続 ・クロック (REFCLK_*) は GND 接続 ・RX (GXB_RX_*、GXB_REFCLK_*) は GND 接続 ・TX (GXB_TX_*) はフローティング |
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● AC/DC カップリング ・I/O Standard に合わせる |
⑧ DDR3 ピン
下記 Web コンテンツを参考にガイドラインに沿って確認。
・ Arria® V / Cyclone V と DDR3 の回路図確認項目 (アルティマカンパニー 技術 コンテンツより)
・ 特に間違えやすいピン
- mem_reset_n
- mem_cke
- rzq
⑨ HPS ピン
| Cyclone V SoC ピン名 | コメント |
| CLOCKSEL[1:0] | VCCIO 電圧に 10kΩ 抵抗を介してプルアップ または 1kΩ 抵抗を介してプルダウン |
| BOOTSEL[2:0] | VCCIO 電圧に 10kΩ 抵抗を介してプルアップ または 1kΩ 抵抗を介してプルダウン |
| HPS_nRST (双方向ピン) | VCCRSTCLK_HPS 電圧に 1kΩ ～ 10kΩ 抵抗を介してプルアップ |
| SDMMC | 10kΩ 抵抗を介してプルアップ |
| その他 |
128Mbit より大きい QSPI を使用する場合は、リセット付きの IC を使用する必要がある (Bootrom のソフトウエアが 3バイトモードで動作するためブートできなくなる)
[参考] CV SoC and AV Soc QSPI Boot (RocketBoards.org より) |
⑩ 兼用ピン
| ピン名 | コメント |
|
CLKUSR DEV_OE DEV_CLRn PR_REQUEST |
各機能ピンとして使用せずユーザー I/O ピンとしても使用しない場合は GND へ接続 |
| nPERST | PCIe ハード IP のリセットピンとして使用 |
⑪ I/O ピン
● 内部キャリブレーションを行う場合は、RZQ ピンの処理が必要となる。
Appendix : Cyclone V MSEL ピン 一覧表
MSEL Pin Settings (FPGA Configuration)
| Device Family | Configuration Mode | Compression | Design Security | VCCPGM(V) | POR Delay | MSEL[4:0] |
| Cyclone V | FPP x8 | Disabled | Disabled | 1.8/2.5/3.0/3.3 | Fast | 10100 |
| Standard | 11000 | |||||
| Disabled | Enabled | 1.8/2.5/3.0/3.3 | Fast | 10101 | ||
| Standard | 11001 | |||||
| Enabled | Enabled/Disabled | 1.8/2.5/3.0/3.3 | Fast | 10110 | ||
| Standard | 11010 | |||||
| FPP x16 | Disabled | Disabled | 1.8/2.5/3.0/3.3 | Fast | 00000 | |
| Standard | 00100 | |||||
| Disabled | Enabled | 1.8/2.5/3.0/3.3 | Fast | 00001 | ||
| Standard | 00101 | |||||
| Enabled | Enabled/Disabled | 1.8/2.5/3.0/3.3 | Fast | 00010 | ||
| Standard | 00110 | |||||
| PS | Enabled/Disabled | Enabled/Disabled | 1.8/2.5/3.0/3.3 | Fast | 10000 | |
| Standard | 10001 | |||||
| AS(x1、x4) | Enabled/Disabled | Enabled/Disabled | 3.0/3.3 | Fast | 10010 | |
| Standard | 10011 |
MSEL Pin Settings (HPS Configuration)
| Device Family | Configuration Mode | Compression | Design Security | POR Delay | MSEL[4:0] | cfgwdth | cdrratio | Partial Reconfiguration |
| Cyclone V SoC via HPS | FPP x16 | Disabled |
AES Disabled |
Fast | 00000 | 0 | 1 | ○ |
| Standard | 00100 | 0 | 1 | ○ | ||||
| Disabled |
AES Enabled |
Fast | 00001 | 0 | 2 | ○ | ||
| Standard | 00101 | 0 | 2 | ○ | ||||
| Enabled | Optional | Fast | 00010 | 0 | 4 | ○ | ||
| Standard | 00110 | 0 | 4 | ○ | ||||
| FPP x32 | Disabled |
AES Disabled |
Fast | 01000 | 1 | 1 | × | |
| Standard | 01100 | 1 | 1 | × | ||||
| Disabled |
AES Enabled |
Fast | 01001 | 1 | 4 | × | ||
| Standard | 01101 | 1 | 4 | × | ||||
| Enabled | Optional | Fast | 01010 | 1 | 8 | × | ||
| Standard | 01110 | 1 | 8 | × |
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