カテゴリ
- 共通・その他
- SoC
- Nios II / Nios V
- プラットフォーム・デザイナー(旧Qsys)
- デバイス
- コンフィグレーション/プログラミング
- ツール
- タイミング
- 外部メモリ・インタフェース (EMIF)
- トランシーバー
- PCI Express
- DSP
- Enpirion
-
産業用PC/CPUモジュール
- i.MX 8M Plus を搭載した ADLINK社 SMARC LEC-IMX8MP での GPIO 制御
- ノーコードで簡単！顔認証ドア開閉システムを作ろう - 検証環境も貸し出し中！
- 【Ubuntu 22.04 編】 インテル® OpenVINO™ のデモ環境構築
- MediaTek® Genio 1200 でエッジAIを試してみた
- MediaTek® Genio 1200 プラットフォームベースの ADLINK社 I-Pi SMARC 開発キットでの Yocto Linux の環境の構築
- 小型 Edge-AIシステムの構築（I-Pi SMARC Elkhart Lake + Hailo-8 M.2 Module）
- Fortanix
-
FAQ
- MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか？
- Quartus® Prime Pro Edition ver.21.1 で IP を IP Catalog で Generate するとエラーになります。
- Intel® FPGA 16550 Compatible UART Core の自動フロー制御を行うためのレジスター設定を教えてください。
- 「Nios II SBT によるソフトウェア開発 セクション2」の資料を参考にスタック・オーバーライド・コマンドを設定してビルドすると、nios2-elf-g++: error: =: No such file or directory というエラーになります。
- ALTPLL IP の Zero Delay Buffer モードで生成したシングルエンドの出力クロック信号を、デバイスの PLL 出力専用ピン PLL_L_CLKOUTn （末尾 n ）にアサインするとコンパイル・エラーとなり、PLL_L_CLKOUTp （末尾 p ）にアサインするとエラーは解消されました。なぜですか？
- Intel Community Forum に日本語で投稿しましたが正しく認識してもらえません。何に気をつけたら良いでしょうか？
よくあるご質問
- Altera® FPGA の開発フロー トップページ
- ⭐好評！デザイン & デバッグ ガイドラインシリーズ一覧
- マクニカ WEB の検索窓はどこ？
- Altera® FPGA の技術情報（ナレッジベース）サイト
- ブートローダー／Linux カーネルのビルド方法：for Mpression Sulfur Type-A Development Kit
- SoC FPGA 向けデバッガー（Arm® DS / DS-5）の使い方
- Stratix® 10 FPGA／Agilex™ 7 FPGA のブート方式と設定
- SoC FPGA ハードウェア・リファレンス・デザイン（GHRD）の入手＆生成方法
- Altera® SoC FPGA まとめページ
- SoC EDS と異なるバージョンの Quartus® Prime 開発ソフトウェアを使用するための環境設定
- SoC FPGA ベアメタル All-in-One アプリケーション・サンプル
- Nios® V デバッグ手法：Optimization Level の変更
- Nios V まとめページ
- Nios® V デバッグ手法：RiscFree* IDE を使用した デバッグアタッチ
- Nios® V Boot の構成と各 Boot Option の設定について
- Nios® V Boot Option ~ Generic Serial Flash Interface ~
- Nios® V Boot Option ~ SDM Boot ~
- Quartus® Prime Pro ver.19.2 と Standard ver.19.1 以降における Nios® II SBT for Eclipse 環境構築⽅法（WSL と Eclipse のインストール）
- Nios® II Boot の構成 と 各 Boot Option における設定について
- Nios® II の Run 実行時にエラーになる原因 "Downloading ELF process failed"
- Nios® II まとめページ
- Platform Designer における Arbitration の設定方法と優先順位
- プラットフォーム・デザイナー(旧 Qsys)の未定義領域へのアクセスを防ぐ方法
- Mailbox Client Intel® FPGA IP の概要と使い方
- Quartus® Prime 開発ソフトウェア － サポート OS 対応表
- Power Analyzer Tool を使用したインテル® FPGA 消費電力見積もり
- 「ライセンス管理あんしんチケット」 のご紹介
- 3rd Party のプログラミング・ライターを使って 汎用 QSPI Flash をプログラミングするためのファイルフォーマット Stratix® 10 / Intel Agilex® 7 FPGA 用
- タイミングエラーの一般的な対処フロー
- タイミング解析を行う場合にまず見るべきポイント
- Agilex™ 7 FPGA & SoC EMIF IP コアの複数実装について
- EMIF コア生成時にエラーとなる場合の対処方法まとめ
- インテル🄬 Arria🄬 10 FPGA の EMIF デザイン & デバッグ・ガイドライン
- JESD204B 接続事例：ADI AD9083 と インテル® Stratix® 10 FPGA の接続
- i.MX 8M Plus を搭載した ADLINK社 SMARC LEC-IMX8MP での GPIO 制御
- ノーコードで簡単！顔認証ドア開閉システムを作ろう - 検証環境も貸し出し中！
- 【Ubuntu 22.04 編】 インテル® OpenVINO™ のデモ環境構築
- MediaTek® Genio 1200 でエッジAIを試してみた
- MediaTek® Genio 1200 プラットフォームベースの ADLINK社 I-Pi SMARC 開発キットでの Yocto Linux の環境の構築
- 小型 Edge-AIシステムの構築（I-Pi SMARC Elkhart Lake + Hailo-8 M.2 Module）
- 【Windows 10 編】 インテル® OpenVINO™ のデモ環境構築
- 組み込みモジュール、IPC、AI製品紹介
- クラウド連携に最適！Azure Certified Device を使用したエッジクラウド間転送とその応用
- 商用CPU・FPGAボードとAIソフトウェア・開発環境をポートフォリオでご紹介[リニューアル]
- OpenVINO™ ツールキットをビデオでご紹介(リニューアル)
- サポート満足度評価の実施に関して
- ウェブサイトリニューアルのお知らせ
- 補足：技術サポートの依頼、リクエスト発行の際にご留意いただきたいこと
- 補足： 技術サポートに伴うファイルの受け渡しについて（添付ファイルの上限サイズ）
- ⭐インテル FPGA セミナーを動画で大公開！
- 補足：本サイトの記事で使用する記号・アイコンについて
- ご利用条件
- マクニカ アルティマ カンパニー のサポート窓口のご案内