FAQ

• MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか？
• Quartus® Prime Pro Edition ver.21.1 で IP を IP Catalog で Generate するとエラーになります。
• Intel® FPGA 16550 Compatible UART Core の自動フロー制御を行うためのレジスター設定を教えてください。
• 「Nios II SBT によるソフトウェア開発 セクション2」の資料を参考にスタック・オーバーライド・コマンドを設定してビルドすると、nios2-elf-g++: error: =: No such file or directory というエラーになります。
• ALTPLL IP の Zero Delay Buffer モードで生成したシングルエンドの出力クロック信号を、デバイスの PLL 出力専用ピン PLL_L_CLKOUTn （末尾 n ）にアサインするとコンパイル・エラーとなり、PLL_L_CLKOUTp （末尾 p ）にアサインするとエラーは解消されました。なぜですか？
• Intel Community Forum に日本語で投稿しましたが正しく認識してもらえません。何に気をつけたら良いでしょうか？
• インテル® HLS (High Level Synthesis) コンパイラーで Cyclone® V を使用できますか？
• Quartus® Prime Pro Edition で DSE II (Design Space Exproler II) を実行しましたが Progress が 0% のまま進みません。エラーは発生していません。
• ModelSim®- Intel® FPGA Edition の Wave ウィンドウに表示される信号名を、フルパスではなく短い信号名だけにするにはどうすれば良いですか？
• Transceiver Duplex の構成で TTK (Transceiver Toolkit) を使用した時に、チャネルが重複して表示されるのはなぜですか？
• Nios® II SBT (Software Build Tools for Eclipse) から "Run As ModelSim" を実行してもシミュレーションが進まず停止してしまいます。
• Nios® II SBT (Software Build Tools) for Eclipse の Build が実行できません。
• Nios® II SBT (Software Build Tools) for Eclipse で enale_small_driver の設定が反映されず、ソースコードのグレーアウト条件分岐が切り替わりません。
• Quartus® Prime でのコンパイル（Fitter）にて "termination_blk0~_rzq_pad" という端子が生成されピンアサインができず Errorとなります。対処方法を教えてください。
• Cyclone® 10 LP 用の PDN Tool が見当たりません。どのようにデカップリング・キャパシター見積もりを行うのでしょうか？
• Hard Memory Controller がどの BANK に配置できるのか分かる資料はありますか？
• PLL をシミュレーションしようとしたところ、RTL シミュレーション用ファイル *.v と ゲートレベル用シミュレーションファイル *.vo で出力クロックの周波数に僅かな違いがありました。これは何故ですか？
• Modular ADC core Intel FPGA IP を Platform Designer 内では無く単独で使用する場合、リセット入力信号は非同期リセットですか？リセット期間はどのくらい必要ですか？
• Cyclone® V Native PHY で 5Gbps のデザインを作成したところ Fitter Error が発生します。原因を教えてください。
• Cyclone® V の I/O の出力最大周波数はスペックとして定義されていますか？
• FPGA 内部の Generic Serial Flash Interface IP を使用して、FPGA 外部の CPU からコンフィグレーション ROM（MT25Q）へのコンフィグレーション・データの書き込みを行いたいです。 書き込みのデータファイルはどの形式を使用すればよいですか？
• Quartus® Prime Programmer に MAX® 10 向けの Factory default PFL image は用意されていますか？
• Nios® II を含むデザインを Platform Designer システムで Generate HDL を実行すると、エラーが発生します。
• Quartus® Prime を Tcl コマンドで使用したいのですが参考資料はありますか？
• MAX® 10 で JTAG が認識しません。EQFP パッケージで裏面の Exposed Pad を GND につなげていないのですが関係ありますか？
• Cyclone® 10 GX Development Kit で Board Test System を動作させようとしましたがエラーになります。 ボードとの接続は J9 コネクター（Embedded Intel FPGA Download Cable II）を使用しています。
• Remote System Upgrade 機能を使用する際に、Application Image には Remote Update IP は必要ですか？
• Quartus® Prime Pro Edition および Standard Edition は EULA（ソフトウェア使用許諾契約）がありますが、Lite Edition についての EULA はありますか？
• MAX® 10 でクロック入力ピンからの遅延値を変更することはできますか？
• Cyclone® 10 GX Development Kit で Board Test System （BTS) がデバイスを認識しません。対策方法を教えてください。