FAQ

• Quartus® Prime v15.1 で開発した Nios® II と 16550 Compatible UART を含むデザインにおいて、Nios® II から 16550 Compatible UART のデータ受信を行うと、UART の受信 FIFO トリガ・レベルが正しく機能していないようですが、なぜですか？
• 8B10B のコード変換表はどこにありますか？
• MAX® 10 で Verilog HDL の配列で記述したメモリのコードを Fitting した場合、RAM に推論されずにロジックに Fitting されてしまいます。RAM に推論されて内部メモリに Fitting させる方法を教えてください。
• ModelSim® などのシミュレータでシミュレーションを行う時、基板上で Pull-Up している入力信号をテストベンチでどのように記述すればよいですか？
• デバイスの各ピンのパッケージ内配線遅延の情報はどこを見れば良いですか？
• Arria® 10 SoC FPGA の Hard Processor System (HPS) Shard I/O について、I/O-Quadrant1～4 の一部を HPS、その他は FPGA と割り当てた場合、Early HPS I/O Release の対象は HPS に割り当てた Quadrant のみですか？
• Windows® 7 の PC で Quartus® Prime Pro Edition を起動しようとすると「api-ms-win-crt-runtime-l1-1-0.dll が見つかりません。」というエラー・メッセージが表示され起動できません
• Arria® 10 GX の Native PHY の設定項目に、Common PMA Options > Transceiver Link Type: SR or LR とありますが、何を基準に設定を選択すれば良いですか？
• Arria® 10 SoC FPGA の Early I/O release 機能とはどのような目的で使用するものですか？
• Reed-Solomon II IP の設定で Encoder を選択し Number of symbols per codeword (コードワード長 N) を "Up to 255" 以外の設定に変更できますか？
• Cyclone® V SoC / Arria® V SoC にて、FPGA2SDRAM(F2S) ポートを利用する FPGA デザインに対して、Hard Processor System (HPS) 側から Linux 起動後に FPGA コンフィグレーションすることは可能ですか？
• Cyclone® V SoC FPGA の Hard Processor System (HPS) 内蔵の DMA Controller (DMA-330) のバースト転送の最大サイズを教えてください
• Arria® 10 SoC の Hard Processor System (HPS) ペリフェラルとして用意される Watchdog Timer (WDT) が動作している事を確認する方法を教えてください
• Arria® 10 SoC で HPS ペリフェラルとして用意される Watchdog Timer (WDT) を使用する場合、WDT の初期設定をユーザープログラム等で実装する必要はありますか？
• Cyclone® 10 GX の U484 パッケージデバイスでは I/O Bank 3B がありませんが、Pin-Out ファイルを見ると VCCIO3B と VREFB3BN0 があります。どのように処理すべきですか？
• Cyclone® 10 LP の MSEL ピンの処理は、プルアップやプルダウンの抵抗を入れた方が良いですか？
• アサーションを wave ウィンドウに add wave コマンドで追加するにはどうしたらいいですか？
• JTAG Clock を 24MHz に設定していても、HPS Flash Programmer にて書込み実行時に 16MHz で書込みをしているようなログが出力されます
• Arria® 10 SoC の HPS_nPOR とHPS_nRST を制御するうえで規定はありますか？
• SoC EDS v17.1 にて提供されている ARMCC 6 は Cyclone® V SoC にて使用できますか？
• Cyclone® V SoC の Hard Processor System (HPS) 側の SD/MMC コントローラに接続した eMMC に対して、 QSPI / NAND と同様に JTAG から直接書込みを行うことは可能ですか？
• DSP Builder スタンダード・ブロックセットを使用したデザインで、Signal Compiler を使用してデザインを HDL に変換しようとした際に、Analyze DSP Builder System の段階でエラーが出力されました
• NCO IP を利用し発振周波数を 100Hz 単位で Frequency Modulation input により可変に制御することは可能ですか？
• Preloader と Minimal Preloader (MPL) で機能差分はありますか？
• Cyclone® V SoC / Arria V SoC にて、Hard Processor System (HPS) 側の GPIO を FPGA 側の回路から制御することは可能ですか？
• OpenCL の レポートに記載される Thread Capacity とはなんですか？