FAQ

• Stratix® V/Arria® V/Cyclone® V の AS コンフィギュレーションで使用する DCLK の周波数の指定方法を教えてください。
• SoC デバイスの bit 6 :s2f は設定するとどのような動作になりますか？
• Arria® 10 SoC 開発キット向け 10GBASE-R SFP ループバックテストの Example Design はありますか？
• Cyclone® V SoC の Hard Processor System (HPS) QSPI コントローラで複数チップセレクトを使用するにあたり注意すべきことはありますか？
• Arm® Development Studio 5 (DS-5®) Intel® SoC FPGA edition のライセンスは保守期限が切れてもそれまでのバージョンであれば使用可能ですか？
• 12G-SDI の Example Designを生成し、SDI RXのCDRクロック周波数を変更し RTL を生成しましたが変更が反映されません。
• 期限内のライセンスにも関わらず Arm® Development Studio 5 (DS-5®) Intel® SoC FPGA edition のライセンスエラーが発生します。
• 12G-SDI の Example Designを生成し、SDI RXのCDRクロック周波数を変更し RTL を生成しましたが変更が反映されません。
• 複数の EMIF に対して、それぞれ EMIF Toolkit を接続しようとしましたがエラーとなってしまします。
• Arria® 10 の PCI-Express Protocol で Physical Layer のみを生成することは可能ですか？
• EMIF でキャリブレーションが Fail した場合に、キャリブレーションを再度実施させる方法を教えてください。
• EMIF Spec Estimator にて、FPGA とメモリデバイスを最大で動作させる事の出来る "Maximum Frequency" と それに対応するメモリデバイスのスピードグレード "Memory Device Speed Grade" が表示されますがその値が大きく異なる場合があります。 この場合、指定された "Memory Device Speed Grade" を使う必要がありますか？
• ModelSim® のプロジェクト全体で SystemVerilog の 'define 定数を正しく認識させるにはどうしたらいいですか？
• Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ（GIC）について、 FPGA 側からの割り込み信号（FPGA_IRQ0～63）に対して割り込みセンスの極性を指定することは可能ですか？
• ライセンスサーバーとして、複数のNIC を登録して、リダンダントとして使用しています。この場合、登録したライセンスサーバーはすべて起動する必要がありますか？
• FPGA をカスケード接続して、1つの Configuration ROM で複数の FPGA のコンフィギュレーションを行う場合に、リモートアップデート（RSU）機能を使用することはできますか？
• Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ（GIC）について、 リファレンス・マニュアルに割り込み要因がリストされていますが、Interrupt Name が cpu0_deflags0~6 と cpu1_deflags0~6 で 記載される割り込みは何の要因で発生する割り込みですか？
• Cyclone® V SoC で Hard Processor System (HPS) 側の割り込みコントローラ（GIC）の 割り込み番号 72～135 に割り当てられている FPGA_IRQ0 ～ FPGA_IRQ63 を使用していますが、 これらの割り込みが発生している事を直接確認するためには、どのレジスタを参照すれば良いですか？
• Cyclone® V SoC の Early Power Estimator (EPE) で Hard Processor System (HPS) 側の 3.0V I/O の消費電力が見積りができません。
• Cyclone® V SoC の Hard Processor Sytem (HPS) 側の割り込みコントローラ（GIC）について、各割り込みの通知先（CPU0 もしくは CPU1）はどのレジスタで制御すればよいですか？
• Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ（GIC）について、リファレンス・マニュアルには割り込み番号 32 番以降の割り込み要因のみがリストされています。 割り込み番号 0～31 は何も割り当てられていないのでしょうか？
• Cyclone® V SoC で Hard Processor System (HPS) 側から FPGA_Manager を使用して nCONFIG を制御し、FPGA ファブリック側の再コンフィグレーション(AS モード)を実施することは可能ですか？
• Triple Speed Ethernet (TSE) IP のソフトウェアリセット (command_config レジスタの SW_RESET) を 1 に設定してから SW リセットが完了するまでの時間の規定はありますか？
• Triple Speed Ethernet (TSE) IP のハードウェア・リセット (reset) 信号を解除した後も、SW_RESET のシーケンスは実行され続けますか？
• マイ・インテル（旧 My Altera）へのサインインの方法を教えてください。
• Quartus® Prime のライセンス取得や更新を行いたいです。ライセンス・センターのリンク先を教えてください。
• myAltera のアカウントを所有していますが、マイ・インテル のアカウントを新たに取得する必要はありますか？
• インテル® FPGA（旧アルテラ）の情報をインテルの Web サイトから見つけることができません。
• Stratix® V で Hot-Socket に対応していないピンはありますか？
• Cyclone® 10 LP の 144-pin EQFP パッケージの Exposed Pad の寸法はすべて同じですか？