Cyclone® V SoC の Hard Processor Sytem (HPS) 側の割り込みコントローラ（GIC）について、各割り込みの通知先（CPU0 もしくは CPU1）はどのレジスタで制御すればよいですか？

カテゴリ：SoC
ツール：SoC EDS
デバイス：Cyclone® V

下記のレジスタで割り込み通知先の CPU を指定する事が可能です。

PrimeCell Generic Interrupt Controller (PL390) Technical Reference Manual
http://infocenter.arm.com/help/topic/com.arm.doc.ddi0416b/Beifbdhg.html

（3.2.10. Target Registers (ICDIPTRn)）

1つの GIC 割り込みに対して、8bit がマッピングされますが、bit0,bit1のみが有効（CPU0,CPU1の意味）で bit2:7 は Reserved となります。
・CPU0 のみ：0x01
・CPU1 のみ：0x02
・CPU0,1 両方：0x03 (※)

(※) PPI 割り込み（Private Peripheral Interrupt）は両方のCPUに通知可能ですが、SPI 割り込み
（Shared Periperal Interrupt）は両方の CPU へ通知される事は保証されません。
（先に片方の CPU が割り込みペンディングをクリアした場合、もう片方の CPU には割り込みが通知されません。）

本内容は、Arria® V SoC および Arria® 10 SoC についても同様です。

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カテゴリ：SoC
ツール：SoC EDS
デバイス：Cyclone® V