FAQ

• Arria® 10 SoC の U-Boot において、FPGA をコンフィグレーションするコマンドはありますか？
• EMIF (External Memory Interface) IP のパラメータは変えずに FPGA のデバイス型番を変更できますか？
• Cyclone® V の Transceiver Refclk について、デフォルトではどの様な設定ですか？
• インテル® PAC (プログラマブル・アクセラレーション・カード) 向けのリファレンス・デザインはどこから入手可能ですか？
• CMU PLL は、どのような PLL ですか？
• Arria® 10 の PCI Express® ユーザガイドに記載されている Recommended Speed Grades の意味を教えてください。
• Arria® 10 では、電源シーケンスを守る必要がありますか？
• ASMI Parallel IP Core からコンフィギュレーション・デバイス内のデータをリードしても、FFh が読めてしまいます。
• Stratix® 10 では、電源シーケンスを守る必要がありますか？
• Cyclone® 10 GX では、電源シーケンスを守る必要がありますか？
• Cyclone® 10 GX で FPGA 内部の POR (Power-On Reset) 回路がモニタしている電源は何ですか？
• ASMI Parallel IP Core へのクロック入力（clkin）の周波数は何 MHz までですか？
• DSP Builder や FIR Filter II IP でのデータ型はどう考えればよいですか？
• DSP Builder や FIR Compier II で FIR フィルタを実装する場合の乗算器の数はどのように見積もればよいですか？
• OpenCL カーネル中に記述する printf 文に使用制限はありますか？
• Cyclone® V SoC のブートで、起動失敗によるリトライが発生した場合どのような動作になりますか？
• DSP Builder モデルが使用する乗算器の数は使用するデータ幅で変わりますか？
• Cyclone® V SoC のブートについて、FPGA 側のコンフィギュレーションを、Hard Processor System (HPS) 側とは独立して動作させる構成を選択した場合、 FPGA のコンフィギュレーション完了と HPS のブートが非同期で動作しますが、FPGA 側がコンフィグ未完了の状態で HPS 側のブートが先に動作することにより問題が生じる事は無いでしょうか？
• Arria® 10 で DSP block を使用するデザインでコンパイル時に下記 warning が発生します。対策を教えてください
• DSP Block の使用状況はどのレポートを見れば確認できますか？
• Arria® 10 デバイスで Configuration via Protocol (CvP) を実行していますが、Fail してしまいます
• Arria® 10 SoC で Hard Processor System (HPS) をブートさせてから FPGA をコンフィギュレーションさせる場合の MSEL ピンと BSEL ピンの設定を教えてください
• Platform Designer にて Hard Processor System (HPS) のクロックを変更した際、何を確認すれば変更されたかどうかがわかりますか？
• JESD204B IP でレーンの極性 (Polarity Inversion) を反転することはできますか？
• Arria® 10 SoC にて Platform Designer の Hard Processor System (HPS) にて設定した通りのクロックが出力されません
• IP Catalog の IP の再編集したいのですが、ウィザードが開きません
• Hard Processor System (HPS) 側の I2C Controller を使用するサンプルデザインはありますか？
• Linux マシンの Quartus® Prime で作成したプロジェクトを、Windows® PC にコピーしてコンパイルするとエラーになります
• EMIF パターンの等長配線をする場合、パッケージ内の配線遅延を考慮した方が良いですか？
• EMIF Layout Guidelines にて Maximum Trace Length の記載がありますが、その長さはパッケージの内部配線長も含めますか？