EMIF パターンの等長配線をする場合、パッケージ内の配線遅延を考慮した方が良いですか？

以下の資料に記載されています通り、各デバイスとメモリプロトコルに応じて一定の周波数以上の場合(または超える場合)にはパッケージ内の配線遅延を考慮して設計することが推奨です。

// Stratix 10
6.5.5.3. Package Deskew Recommendations for Stratix 10 Devices

// Ariral 10
6.4.5.3. Package Deskew Recommendations for Arria 10 Devices

// Cyclone 10
6.4.5.3. Package Deskew Recommendations for Cyclone 10 Devices
 

その他の FPGA に関しましては、以下の External Memory Interfaces IP Support Center 内の、
"2. User Guides and Documentation" セクションの 各デバイスファミリ毎の IP User Guide をご参照ください。

（参考）External Memory Interfaces IP Support Center

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カテゴリ：外部メモリ・インタフェース
ツール：-
デバイス：Stratix® 10 / Stratix® V / Arria® 10