FAQ
- MAX® V の User Flash Memory (UFM) について、nreadの立下げから各種信号 (nbusy,valid,data) の変化時間のスペックはありますか？
- MAX® V の User Flash Memory (UFM) について、nreadに対するアドレスのセットアップ/ホールドタイム規定はありますか？
- Platform Designer に AXI / APB Translator Intel FPGA IP という IP がありますが、これは Avalon と AXI や APB を Platform Designer 上で接続する際に使用できますか？
- Quartus® Prime Standard Edition v18.1 のリリース・ノートはどこで確認できますか？
- Quartus® Prime Standard Edition v18.0 のリリース・ノートはどこで確認できますか？
- Quartus® Prime Pro Edition v18.1 のリリース・ノートはどこで確認できますか？
- Quartus® Prime Pro Edition v18.0 のリリース・ノートはどこで確認できますか？
- Quartus® Prime Pro Edition と Standard Edition の Programmer でサポートしているデバイスは同じですか？
- 旧 Quartus® バージョンで作成した書き込みファイルを上位バージョンの Programmer を使用して Program/Configure した場合、問題ありますか？
- DS-5 で Linux アプリケーションのデバッグを実行しようとすると以下のようなエラーメッセージが表示されてしまいます。
- EZ6301QI で2つある LDO のうち一つを未使用としたいときの端子処理を教えて下さい。
- SDI II IP で 3G/12G をユーザモード中に切り替える方法を教えてください。
- Remote System Upgrade IP のシミュレーションは可能ですか？
- Tamper-Protection bit を有効にする方法を教えてください。
- Tamper-Protection bit 有効時に Signal Tap は使用可能ですか？
- 2つの FPGA でチップ間を LVDS で通信をする構成で RX/TX を組み合わせてシミュレーションは実施可能ですか？
- Quartus® Prime v17.1 の HLS コンパイラー で設定した周波数より Quatus のコンパイル結果の Fmax が下回っていた場合、 HLS report ファイルの Summary 箇所の Quartus Fit Resource Utilization Summary が正しく表示されません。
- EZ6301QI の位相補償容量 CA の温度特性に指定はありますか？
- Arria® 10 SoC で FPGA のみをリコンフィグレーションすることは可能ですか？
- Stratix® 10 の Temperature Sensor IP を InternalTemperature Sensing Diodes (TSD) で使っていますが、誤った値が返ってくる CH があります。なぜでしょうか？
- Cyclone® V で PCI Express を使用しています。100 MHz の Refclk を FPGA に対して供給していますが、外部でのカップリング、I/O Standard はどの様になるのでしょうか？
- Active Serial Memory Interface (ASMI) Parallel II には複数のスレーブがありますが、コントローラからはどのインタフェースと接続すれば良いですか？
- Active Serial Memory Interface (ASMI) Parallel II IP の Conduit Interface のピンはユーザでコンフィグレーション・デバイス（EPCQ 等）と接続する必要がありますか？
- Coretex-A9 の機能である WFI/WFE State を Cyclone® V SoC で FPGA 側に通知することは可能ですか？
- HyperLynx SI で IC の IBIS モデルで設定されている電圧と異なる電圧で解析することはできますか？
- Arria® V デバイスの PCI-Express (PCIe) IP で、VOD にデフォルトの設定は反映されていますか？
- データ幅 1bit で IP Catalog から FIFO（VHDL）を生成しシミュレーションするとエラーになります。
- Arria® 10 の EMIF で DDR3L を 533.333MHz の動作周波数で使用します。IP のパラメータ設定で、Mem Timing タブの Speed Bin 設定は動作周波数に対応するレートの -1066 を選択すればよいですか？
- Stratix® 10 SEU Mitigation で smh ファイル保存用の外付け ROM を使用しますが、専用ピンがありますか？
- インテル® FPGA ダウンロード・ケーブル II（USB-Blaster II） の TCK 周波数はユーザー側で速度の変更が可能ですが、一度変更した周波数設定はダウンロード・ケーブル OFF（抜く）や、Quartus® Prime 終了後も残りますか？