FAQ

• Cyclone® V と DDR3 の接続でフライバイ接続しない場合の配線ガイダンスや各トレース長の規定はありますか？
• quartus.ini ファイルを複数指定したいのですが $HOME/quaruts.ini と /quartus/bin/quartus.ini の両方を用いる方法はありますか？
• インテル® FPGA の IBIS モデルは、どこから入手できますか？
• PC に Quartus® Prime が複数バージョンインストールされています。qsf ファイルをダブルクリックすると、該当の qsf を作成したバージョンと異なる Quartus が起動してしまいます。
• FIR Compiler II で Coefficients Reload オプションを有効にした場合に、(インスタンス名)_sim フォルダ内に生成されるテキスト・ファイルについて教えてください。
• Nios® II と Intel Serial Flash Controller II を使用して EPCQ128 (A ではない) に対して Sector Protect をかけることはできますか？
• Arria® 10 の -E3S デバイスに VCC = 0.95V を印加可能ですか？データシートに VCC = 0.95 V 使用可能と読める記載があります。
• MAX® 10 の Configuration Flash Memory (CFM) に pof ファイルの書き込みができません。
• Reed Solomon II IP コアの Encoder で、設定可能な符号語の最大長（１パケットのサイズ）を教えてください。
• Nios® II Gen2 の最大動作クロックはどの程度ですか？
• Nios® II を含むシミュレーションを行う場合、main() 関数が起動するまでの時間を短縮する方法はありますか？
• Nios® II SBT で一部の関数のオプティマイズ・レベルを変更したいのですが、どのように設定したらよいのでしょうか？
• Cyclone® IV にてトランシーバーのリファレンスクロック(REFCLK) ピンからの入力を ALTCLKCTRL に接続すると、Fitter エラーになります。
• ダウンロード・センターにおいて Quartus® Prime をダウンロードをできません。
• マイインテルにサインインできないため、ライセンス・センターにアクセスできません。
• EN5366QI の MTBF 値を教えてください。
• Platform Designer で Generate 時に try "Remove Dangling Connections" というエラーになります。
• Cyclone® 10 GX トランシーバの TX PLL に入力する Reference Clock に使用できる Source は何ですか？
• MAX® 10 の Single Power で使用する電源のスイッチング周波数は 800kHz and 1MHz でなければいけませんか？
• Quartus® Prime の Settings -> Advanced Fitter Settings にて Allow Register Merging オプションを有効にした場合、ある特定のブロックのみマージしないようにすることはできますか？
• MAX® 10 を使用する場合、VCCD_PLL 電源の isolate 用のフェライトビーズは必須でしょうか？
• Hard Processer System の SPI の検証でループバックで接続し、正しく送受信できるか確認したいです。SPI のインターフェイスを Hard Processor System (HPS) から出力し、Conduit のような形で Platform Designer 上で接続することはできますか？
• Cyclone® IV で I/O Standard を Differential HSTL-18 に設定したピンでトライステートを構成すると Fitting でエラーになります。
• Nios® II を含んだ FPGA デザインを Quartus® Prime コンパイルすると、"Can’t generate netlist output files" というエラーメッセージが表示されます。
• 【質問】 On-Chip Memory の容量不足に関連した Nios® II　SBT for Eclipse のビルドエラーが発生しましたが、FPGA のデザインを変更せずに回避することはできますか？
• DE0-Nano-SoC と Atlas-SoC のキットの違いを教えてください。
• マクニカマウザーで購入したインテル FPGA 開発キット用のライセンスが、ライセンス・センターの [保有ライセンス & ユーザー] タブに表示されません。
• Stratix® 10 で FPGA 内部の POR (Power-On Reset) 回路がモニタしている電源は何ですか？
• PLL reconfig のシミュレーションで出力周波数が変更されません。
• Platform Designer Pro で Validate System Integrity を実行するとワーニングが出るので Reload and Update All Components を実行すると、Component Instantiation タブで設定したインターフェース設定がもとに戻ってしまいます。