FAQ

• Design Space Explorer (DSE) IIを実行した際に以下のエラーが発生します。
• MAX® 10 FPGA で Dual Configuration Altera FPGA IP Core のリコンフィグレーションのトリガは外部 nCONFIG ピンでも可能ですか？その際 IP のレジスタ で設定した config_sel 設定は反映されますか？
• Arria® 10 FPGA に対して、JAM STAPL Player でプログラミングする際の注意点を教えてください。
• コマンドラインで JIC ファイルを生成する方法を教えてください。
• Ubuntu で、i++ コンパイルを実行したのですが、下記のようなエラーが発生します。Quartus® Prime Pro Edition ver.18.1 を使用しています。
• AES キーを含んだ POF ファイルを作成する場合は、Quartus® Prime のライセンスが必要ですか？
• Cyclone® V の Custom PHY について、独自の IP を接続して使用する場合、COM/SKP 等の制御 Code はユーザー側で制御して入力する必要がありますか？
• EP53A8LUI の RA のデータシートのデフォルトは 237kΩですが、240kΩ を用いても良いですか？
• Quartus® Prime ver.17.1 で、JIC ファイルを使用してEP4CE75 経由で ROM に書込みを行おうとするとエラーが発生します。
• Hard Memory Controller (HMC) で提供されている Pin-Outs ファイルの 「HMC Pin Assignment for DDR3/DDR2」項目に GND と記載されているピンは GND に接続すべきでしょうか？
• EP53A8LUI の電源OFF時などの逆起電圧保護対策として外付けダイオードは必要ですか？
• Cyclone® 10 LP FPGA Evaluation Kit でイーサネット接続の参考になるデザインはありますか？
• Quartus® Prime Programmer のみで、Configuration via Protocol (CvP) を行うことはできますか？
• DDR3 Controller コアの出力 pll_locked は PLL sharing をしない場合でも使用可能ですか？ User Guide に "This interface is enabled only when you set PLL sharing mode"と記述されています。
• Stratix® 10 デバイスを使用して PCI-Express (PCIe) の設計を実施しています。 Quartus® Prime v18.1 Pro Edition を使用していますが、タイミング解析において "Minimum Pulse Width" の違反が発生しています。
• Platform Designer の Address Span Extender の使い方についての資料はありますか？
• Platform Designer の Interval Timer コアを Watch Dog Timer として使用する場合、ソフトウェアではどのように処理すべきですか？
• インテル® High Level Synthesis (HLS) コンパイラーで --clock オプションで設定したクロック周波数が、生成された SDC ファイルに反映されていません。
• インテル® High Level Synthesis (HLS) コンパイラーが出力するハードウェア言語は選択できますか？
• インテル® High Level Synthesis (HLS) コンパイラーで Cyclone® 10 LP はサポートされますか？
• Platform Designer 上で配置したペリフェラルからの割込みと、Platform Designer 外で作成した HDL からの割込みを Hard Processor System (HPS) の IRQ0 ポートに配置したい場合どうすればいいですか？
• Signal Tap Logic Analyzer を IP Catalog で生成して実装していますが、設定を反映して STP ファイルに展開できますか？
• External Memory Interface (EMIF) IP を2つ実装する予定です。気を付けないといけないことはありますか？
• External Memory Interface (EMIF) をシミュレーションする際に使用する Abstract PHY と通常のモデルの違いを教えてください。
• Cyclone® V SoC Development Kit を使用して Board Test System(BTS) の Power Monitor で消費電力を測定したいのですがユーザ回路内に特殊な回路を実装する必要はありますか？
• Arria® 10 で External Memory Interface (EMIF) のシミュレーションの時間を短縮する方法はありますか？
• Stratix® 10 にはコンフィグレーションピンとして SDM_IO[16:0] ありますが、未使用ピンについてはどのような処理を行えばよいですか？
• Cyclone® V と DDRx の接続で終端抵抗の配置場所や終端抵抗までのトレース長の規定はありますか？
• MAX® 10 を対象にしたデザインの .vo ファイルを ModelSim® - Intel FPGA Edition でシミュレーションした際に fiftyfivenm_lcell_comb の信号をモニタできません。
• ModelSim® で Wave ウィンドウに観測したい信号を追加していくとシミュレーション速度が遅くなり、Wave ウィンドウから削除しても改善されません。