Stratix® 10 デバイスを使用して PCI-Express (PCIe) の設計を実施しています。 Quartus® Prime v18.1 Pro Edition を使用していますが、タイミング解析において "Minimum Pulse Width" の違反が発生しています。

v18.1 時点での "Minimum Pulse Width" の違反は無視することが可能です。
将来の Tool Version では修正されますので、それまでお待ちください。

（参考）Why is a minimum pulse width timing violation information message reported during the compilation of the Intel® Stratix® 10 Hard IP for PCI Express* IP Core version 18.1?
https://community.altera.com/kb/knowledge-base/why-is-a-minimum-pulse-width-timing-violation-information-message-reported-durin/345391

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カテゴリ：PCI-Express
ツール：Quartus® Prime
デバイス：Stratix® 10