FAQ

• Platform Desinger (旧 Qsys) と Platform Desinger 外部の接続にトランスレーター (translator) IP は使用可能ですか?
• ModelSim®-Altera® Edition をノードロックライセンスで使用しているマシンに Windows のリモートデスクトップ経由でアクセスしシミュレーションを実行するとライセンスエラーになります。
• Cyclone® V SoC において、ハード・プロセッサー・システム (HPS) 側での単精度・倍精度をベンチマークした結果はありますか？
• MAX® 10 で Nios® II のソフトウェアを hex ファイルに変換し、UFM の初期データとして持つように設定しコンパイルすると以下の Critical Warning が発生します。 ＜ワーニング・メッセージ＞ Critical Warning (113013): Memory contents are already initialized at the specified addresses. Overwriting data. Found xx warnings, reporting
• Cyclone® V SoC / Arria® V SoC において、FPGA のデザインを変更した際に handoff ファイルが生成されますが、preloader の差替えが必要かの判断基準はありますか？
• 電源起動時にコンフィグレーションを実行させずに EPCQ-A の書き換えを行う事ができますか？
• Arria® 10 SoC で FPGA を経由した Ethernet MAC インターフェイスは何が使えますか？
• Stratix® 10 でreconfig_clk (mgmt_clk) はデバイス起動時に停止していても問題ないでしょうか？
• Arria® V GX で PCI-Express (PCIe) の実装をしています。 トランシーバー・ピンにアサインしてコンパイルを実施すると Fitter で Error が発生しています。
• HLS コンパイラー用の C++ ソースコードで変数のビット選択は可能ですか？
• Stratix® 10 で pll_ref_clk を起動時にゲーティングしても問題ないですか？ また、再キャリブレーションを実行するにはどうしたら良いですか？
• SODIMM を接続していますが、キャリブレーションが Fail します。どのような理由が考えられますか？
• Cyclone® V で PCI-Express (PCIe) を Avalon®-MM インターフェイスで使用しています。 ユーザーガイドの RxmByteEnable 信号の説明には "DWORD enables for write data." と記載がありますが、 Read Transaction ではこの信号は使用できないのでしょうか？
• Arria® V の DDR3 コントローラ IP (EMIF) で RZQ=240Ω を必要とする様な OCT 設定の場合、240 Ωの抵抗の精度は指定がありますか？
• Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル (hps_common_board_info.xml など) は自動生成されますか？
• Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。
• Cyclone® V で PCI-Express (PCIe) Endpoint を使用しています。 Endpoint 側から再 Link Training を実施したいのですが、IP に対してどの様な Reset をかければ良いですか？
• High Level Synthesis (HLS) コンパイラーで生成した回路のコシミュレーションを実行する際、生成された wlf ファイルを確認すると --clock で設定したクロックの周波数が反映されず 1GHz になっています。
• IP Catalog から Floating-Point IP コア（ALTFP_）を選択すると、"Error (14736): Error: Wizard “ALTFP_xxx” cannot be launched." というエラーメッセージが表示され編集ウィザードが起動できません。
• MAX® 10 のプログラミング時に、CFM もしくは UFM だけ書き換えることはできますか？
• MAX® 10 のコンフィグレーション中の I/O ピンは Weak-PullUp ON 状態ですか？それともQuartPrime設定等でユーザーが任意設定（Hi-ZやWeakPullUpON）が可能ですか？
• ModelSim®-Intel® FPGA Edition を使った Nativelink シミュレーション環境での検証時に DCFIFO のローディングでエラーが発生します。
• OpenCL™ で、int8 や FP16 などの半精度浮動小数点数の計算を FPGA で実行することは可能ですか？
• Arria® 10 の温度センサ IP（Altera Temperature Sensor）はどのようなタイミングで温度を測定しますか？
• OpenCL™ の レポートに記載される Thread Capacity とはなんですか？
• コンフィグレーション用の DCLK 周波数設定を変更した場合、再コンパイルは必要ですか？
• EN5339QI のデータシートに MTBF の記載がありますが、試験条件を教えてください。
• MAX® 10 で Remote System Upgrade を行う場合、コンフィグレーション・イメージを2面 (Factory と Application)用意しておき Application Image を書き換えすることしかできないのでしょうか？ シングル・イメージでのアップデートを行う事は可能でしょうか？
• Altera® FPGA で、Tr, Tf の規定はありますか？
• Arria® 10 GX の Transceiver Block において RX PMA の設定で、CTLE Mode が "Manual" と "Triggered" があります。どの様に使い分ければ良いのですか？