FAQ

• MAX® 10 FPGA で "On-Chip Memory (RAM or ROM)" コア を使って、Dual-Port(2-Port) RAM を Error Correction Code (ECC) 機能付きで使用することは可能ですか？
• Arria® 10 のコンフィグレーション ROM を EPCQL256 から MX25U256 に置き換えたら、コンフィグレーションができなくなりました。
• Quartus® Prime のフローティング・ライセンスの使用可 / 使用不可をユーザー毎に設定することは可能ですか？
• jtagconfig コマンドで TCK クロック周波数の変更を行うと、"No parameter named JtagClock" のメッセージが表示されて周波数を変えることができません。
• Stratix® 10 で RAM がロジックにアサインされてしまいます。
• Altera® HLS Compiler で生成した IP を Platform Designer システムに追加し、シミュレーションモデル（VHDL）を生成しました。 ModelSim でシミュレーションすると、IP から不定値が出力されてしまいます。
• Stratix® 10 で Bus LVDS はサポートしていますか？
• Nios® II SBT for Eclipse 上ででブレークしたときに同時に、Signal Tap にもトリガーをかける方法はありますか？
• Arria® 10 は ECO をサポートしていますか？
• Arria® 10 の Transceiver CDR で Run Length の規定、及び設定可能な Refclk の周波数を教えてください。
• Data 通信中に対向のデバイスがリセットされて Data が途絶えた場合、rx_analogreset を入れる、Recalibration を行う、Transceiver 全体をリセットする等、何か対処は必要ですか？
• Modelsim® でシミュレーション実行後に、表示していなかった信号を後から表示する方法はありますか？
• Cyclone® V の Early Power Estimator (EPE) シートを使用して消費電力見積もりを行っていますが、Hard Memory Controller (HMC) の IO 部分の見積もり結果がゼロになってしまいます。設定が足りないでしょうか？
• AS コンフィグレーション完了後も DCLK が出力され続けているようですが、ユーザーモード中に ASMI IP を使ってコンフィグレーション ROM へアクセスする際は、IP へ入力している clkin と DCLK どちらが使用されるのでしょうか？
• MAX® 10 ADC シミュレーションにおいて、独自のスティミュラス入力ファイルを使用するにはどのようにすれば良いですか？
• メモリーの型番のスピードグレードと実際に SDRAM の動作周波数が異なる場合、SDRAM Controller IP の設定で「Memory Parameter」や「Memory Timing」には、どのような設定を入れれば良いのでしょうか？
• TI 製 DSP から汎用フラッシュ用のパラレル・バスを使って FPGA をコンフィグレーションする方法を教えてください。
• Stratix® 10 SoC (H-Tile) で、100G Ether の検証を行おうとしています。QSFP28 のコネクタには、Ethernet の Hard IP は、接続されていますか？
• Stratix® 10 を使用して PCI-Express (PCIe) IP を構成し MSI-X の設定を実施していますが、Table offset を 0x2000、PBA offset を 0x3000 と GUI に設定しても、実機で Configuration Register をチェックすると All ゼロになっているように見えています。
• MT25Q フラッシュデバイス向けの pof/jic ファイルを Programmer で選択すると、「File <name> is corrupted」というエラーが発生します。
• Cyclone® V SoC のブート用 eMMC の書き込み方法について、HPS Flash Programmer は eMMC には非対応ですか？非対応の場合、書き込み手段としてはどのような方法がありますか？
• Arria® 10 デバイスにおいて、複数の PCI-Express (PCIe) Hard IP 及び Transceiver の実装をしています。起動時に注意するべき点などあれば教えてください。
• HPS (Hard Processor System) の EMAC の受信ディスクリプタ RDES0 Bit7：Timestamp Available, IP Checksum Error (Type1), or Giant Frame について Giant Frame エラーは発生しますか？
• デザイン・セキュリティ機能のAES ( Advanced Encryption Standard ） を検討しています。AES キーの書込みにはどのダウンロードケーブルが使用可能ですか？
• 外部からクロックを供給して Arria® 10 SoC Development Kit の SFPP からインタフェースしたいのですがどうすればいいでしょうか？
• Nios® II Software Build Tools (SBT) で "Make Targets" => "Build" => "mem_init_generate" の手順を実行すると、elf2flash: Error reading boot copier というエラーが発生し Hex が生成されません。
• Questa® Sim のバージョン 2019.1 以降を使用して Quartus® Prime や Platform Designer 等で生成したシミュレーション用スクリプト（msim_setup.tcl 等）を実行すると下記のエラーが発生する場合があります
• Quartus® Prime ver19.1 以降において、Nios® II Software Build Tools (SBT) for Eclipse（Nios® II EDS）環境を構築する方法を教えてください
• Arria® 10 デバイスで PCI-Express (PCIe) IP を以下の条件で使用しています。DMA Descriptor Controller Register へのアクセス方法を教えてください。
• PDN Tool の Dynamic Current Change の項目に 50% と表示されますが、 基準となるのは供給電源（VRM）とユーザー回路の最大電流値のどちらですか？