FAQ

• インテル HLS コンパイラーの ac_fixed データ型用に用意されている sqrt_fixed 関数を使用すると、 32bit を超える入力の場合、HLS コンパイラー実行時にエラーになります。
• quartus_cpf コマンド（Convert Programming File）のオプションファイル設定（-o）に clock_divisor や clock_frequency がありますが、このオプションを使用して再コンパイル無しにコンフィグレーション・クロックの周波数を変更できますか？
• DisplayPort IP の Secondary Stream に対するエラーについて、 IP がエラーを検出した場合どこかの信号で確認できますか？エラー訂正機能はありますか？
• Quartus® Prime の合成レポートなどで [Current Strength] が "Default" になっている場合、具体的には何 mA が設定されるのでしょうか？ 例えば External Memory Interface (EMIF) の DQ/DQS 信号がこのようになっています。
• Stratix® 10 デバイスにおいて、Configuration via Protocol (CvP) を検討していますが、注意点などはありますか？ Autonomous mode 等にも対応できますか？
• Arria® 10 における High Speed Differential I/O の Tx の Current strength 値について、Quartus® Prime のレポートには該当ピンの [Current Strength] が "Default" と表記されていますが、何 mA になるのでしょうか？
• 内部の PLL が Lock しない原因として ref_clk が正常に入っているとした場合、電源以外に何か考えられるものはありますか？
• Quartus® Prime Pro Edition ver.18.1.0 において、Stratix® 10 の PCI-Express Hard IP Example Design の生成がエラーになります。
• Arria® 10 GX で PCI-Express Avalon-ST IP を実装していますが、以前のデバイスで使用できた Byte Enable 信号が見当たりません。
• Arria® V GX は PCI-Express Lane Reversal 機能に対応しますか？また、Gen2 x2 構成には対応していますか？
• 周囲温度によって、イニシャライズ時間（CONF_DONE が high から INIT_DONE が high）が数十 ms 以上かかってしまいます。温度によってこれほど長くなるのでしょうか？
• Stratix® 10 FPGA にてTransceiver の Refclk の配置などを決定する際、何か注意する点はありますか？
• Stratix® 10 で PCI-Express を使用する場合、fPLL と ATX PLL のどちらを使用するのでしょうか？
• Cyclone® V の Early Power Estimate (EPE) シートの HMC (Hard Memory Controller) シートにある Number of Command Port の意味を教えてください。
• インテル® FPGA 用のコンフィグレーション ROM として使用できるフラッシュデバイスを教えてください。
• Quartus® Prime Pro Edition v19.1 のリリース・ノートはどこで確認できますか？
• Parallel Flash Loader (PFL) のユーザーガイドには MT25Q がサポートされていると記載があります。 MT25Q-L は使用できますか？
• MT25Q フラッシュデバイスをコンフィグレーション ROM として使用するには ini ファイルに pgm_allow_mt25q=on の追加が必要と Knowledge Database (KDB) に記載がありますが、この ini ファイルはどのバージョンでも必要ですか？
• Arria® 10 デバイスで AS モードでのコンフィグレーションに失敗し JTAG アクセスができなくなりました。
• Straitx® 10 で提供されている CFD 解析用の CTM モデルを使用してサブストレートの温度を算出することは可能ですか？
• ALTCLKCTRL IP のシミュレーション・モデルを VHDL で生成して ModelSim でコンパイルすると、エラーになります。
• Cyclone® V を使用して Transceiver Block を使用します。Refclk は外部から PLL を使用して所望の周波数を生成して入力するケースと、ピンから直接所望の周波数を入力して Refclk とするケースと、どちらが性能が良いですか？
• Cyclone® V SoC の Hard Memory Controller (HMC) が内蔵されていないデバイスの消費電力見積を Early Power Estimator (EPE）シートで行っています。 Hard Processor System (HPS) 側の DDR SDRAM コントローラーを使用する場合は、IO シートにも DDR との接続するピンを追加する必要はありますか？
• Stratix® V の PCI-Express (PCIe) Hard IP において、Preset のデフォルト値を教えてください。また、Preset の値は変更可能ですか？
• Quartus® Prime Pro Edition Programmer and Tools の Programmer をコマンドラインで実行すると、「pgm_pgmplugin_bkp_tester.dll が見つからないため、コードの実行を続行できません。」というエラーが発生してしまいます。
• Quartus® Prime の回路図エディターでシンボルを使用すると、シンボル内のピン名表示が切れてしまいます。回避方法を教えてください。
• IBIS を用いた基板シミュレーションでは at Pin と at Die の観測ポイントがありますが なぜ差が生じるのでしょうか？
• IBIS を用いた基板シミュレーションでは "at Pin" と "at Die" の観測ポイントがありますがどちらの波形を観測すれば良いのでしょうか？
• Cyclone® V デバイスと接続されている AS コンフィグレーション ROM に外部プロセッサーからアクセスするにはどうしたらよいですか？
• Stratix® 10 の PCI-Express (PCIe) IP の PIPE インターフェイスの Version を教えてください。