＜エラー・メッセージ＞
Error: //<altclkctrl_ip_name>/simulation/submodules/<altclkctrl_ip_name>_altclkctrl_0.vhd(148): near "BEGIN": (vcom-1576) expecting END.
ALTCLKCTRL IP の VHDL シミュレーション・モデルに不具合があるため、ModelSim などのシミュレーターでコンパイルするとエラーになります。
上記に類するエラーが発生した場合は、以下に従い回避してください。
対象デバイス： ALL FPGA
対象ツール： Pro 19.1 / Standard 18.1 / Lite 18.1
【不具合要因】
[Pro Edition]
//<altclkctrl_ip_name>/altclkctrl_*/sim/<altclkctrl_ip_name>_altclkctrl_*_*.vhd
上記モデルで COMPONENT 宣言している <altclkctrl_ip_name>_altclkctrl_*_*_sub に対して、END COMPONENT 宣言がありません。
[Standard/Lite Edition]
//<altclkctrl_ip_name>/simulation/submodules/<altclkctrl_ip_name>_altclkctrl_0.vhd
上記モデルで COMPONENT 宣言している <altclkctrl_ip_name>_altclkctrl_0_sub に対して、END COMPONENT 宣言がありません。
【回避策】
適所に下記を追記してください。
END COMPONENT;
その後、シミュレーターでコンパイルしてください。
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カテゴリ：シミュレーション
ツール：ModelSim® / Quartus® Prime
デバイス：-