FAQ

• Linux が動作しているシステム上で、FPGA 部にインプリメントされているレジスタに対してのリード/ライトを行う場合、SoC EDS の socal.h に記載されている ALT_WRITE_WORD / ALT_READ_WORD の API 関数を使用できますか？
• OpenCL™ のカーネル作成において、Quartus® Prime で用意されている IP をそのまま使用することは可能ですか？
• インテル® HLS コンパイラー を使用した開発と、インテル® FPGA SDK for OpenCL™ を使用した開発を比較した場合の違いを教えてください
• OpenVINO™ ツールキットを使用して OpenCV ライブラリの処理を FPGA の回路上で実行させることはできますか？
• Cyclone® V SoC の Hard Processor System (HPS) の UART について、Preloader 実行中のボーレート設定の変更方法を教えてください。
• Quartus® Prime Pro Edition で Tools メニュー > Generate Simulator Setup Script for IP で生成されるシミュレーション・スクリプトには、プロジェクト内のユーザー・デザインファイルも含まれますか？
• Arria® 10 デバイスの Transceiver Block の Latency を把握したいのですが、以前のデバイスで記載されていた様な Latency 情報はありますか？
• インテル® HLS コンパイラーで必要な Microsoft Visual Studio のバージョンを教えてください
• インテル® HLS コンパイラーで必要な C++ コンパイラーのバージョンを教えてください
• Stratix® 10 で Transceiver PHY IP を使用していますが、QSF で VOD の設定をすると Fitter でエラーが発生します。QSF では Analog Parameter の設定はできないのでしょうか？
• Quartus® Prime Standard 19.1 で ALTFP_DIV IP を新規作成しコンパイルすると、下記エラーになります。
• Cyclone® V デバイスで PCI-Express (PCIe) IP (Avalon®-MM 構成) を使用しています。 Memory Write リクエストを実行した際、Avalon-MM の Wait 信号がネゲートされるのはいつでしょうか？ 対向デバイスからの ACK などの応答も含むのでしょうか？
• Cyclone® V SoC 内蔵 CAN コントローラーの UMask(アクセプタンスマスク)とはどんな機能ですか？
• Arria® V GX スターター開発キットで Triple-Speed Ethernet (TSE) IP の検証を行っていますが、送信パケットが MAC から PHY に出力されません。
• Cyclone® V SoC を QSPI ブートの構成で Linux を使用しています。 Kernel バージョンを最近のバージョン（4.14.73-ltsi）に変更したところ、Linux からの QSPI Flash へのRead アクセスが期待通りに動作しなくなりました。
• Cyclone® V SoC 内蔵 CAN コントローラーの フィルタリング機能を有効にした場合、 フィルタリング ID はいくつ設定できますか？
• PCI-Express (PCIe) の Configuration via Protocol (CvP) の3つのモード「Initialization mode / update mode / Autonomous mode」について、 100ms 以内の起動（PCIe 規格）を満たすための注意点はありますか？
• インテル® FPGA SDK for OpenCL™ を使用して OpenCL Kernel をコンパイルする際に Estimated Resource Usage Summary (-report オプション) を有効にした場合、 Logic utilization が 100% を超えてもコンパイルが successfully になることはありますか？ エラーにはならないのですか？
• Nios® II Software Build Tools (SBT) for Eclipse にて、Build 後に Problems ウィンドウにはエラーが表示されていますが、 console ウィンドウでは正常にコンパイルが終了しているメッセージが出力されています。 どちらが正しいですか？
• DisplayPort IP の non-GPU mode と GPU mode のそれぞれの設定はどのように使い分ければよいですか？
• Arria® 10 で PCI-Express (PCIe) with DMA IP を使用していますが、コンパイルでエラーが発生します。回避方法について教えてください。
• Arria® 10 デバイス同士を対向させ PCI-Express (PCIe) Root Port - Endpoint (Avalon-ST インターフェイスを使用) の設計をしています。 Endpoint 側から、自身に設定されている Configuration 空間の情報を取得することは可能ですか？
• Cyclone® V SoC にて QSPI ブートの構成で Linux を使用していますが、Watchdog Timer の Timeout 発生後の再起動時に以下のようなログが表示されます。 原因を教えてください。
• Cyclone® V SoC (Cortex-A9) の MMU 設定について、Cache 属性の設定として選択できる Inner / Outer の意味を教えてください。
• Arria® 10 で Native PHY を使用しています。 Analog Parameter を変更したいのですが、IP の生成画面で変更できますか？
• MAX® 10 の JTAGEN ピンを有効にしてユーザーモード時に High / Low に切り替えた場合、User I/O や JTAG ピンに切り替えることができますか？
• DDR3 を搭載した FPGA ボードで、メモリークロックと DQA 信号をオシロスコープで測定し tDQSCK の JEDEC 規格適合チェックを行ったところデータシート既定の範囲から大きく逸脱し NG となりました。 FPGA のボール直下のビアを測定ポイントとしていますが、問題ありますか？
• DEV_CLRn ピンで PLL やハード IP のリセットをかけることはできますか？
• Quartus® Prime の Timing Analyzer にて Metastability レポートを生成すると表示される Synchronizer Chain #"番号" の "Output Slack" は何の値ですか？
• Mentor Graphics のシミュレーターを使用していますが、 インテル® FPGA のデザインをシミュレーションする際はどのバージョンを使用すれば良いですか？