FAQ

• Signal Tap のノードを解析対象から外すには、タイミング制約ファイル (sdc) にどのように設定すればよいですか？
• ModelSim® などの EDA シミュレーターで VCD を生成するためのスクリプトを Quartus® Prime に生成させる "Generate Value Change Dump file script" オプションが、Pro Edition にはありません。設定する方法を教えてください。
• Quartus® Prime Standard で指定できる .rbf をコンパイル時(Assembler 時)に生成させる制約を、Quartus® Prime Pro Edition で設定するにはどうすれば良いですか？
• Arria® 10 にて IO PLL のリコンフィグレーションを実行したが、位相がずれている場合があります。対処方法を教えてください。
• Cyclone® V で True Dual Port RAM の A と B Port の双方から同じアドレスに同時書き込みを行った場合どうなりますか？
• Quartus® Prime Pro Edition v20.1 用に WSL 環境をインストールしましたが、Nios® II Command Shell で nios2-terminal を実行するとエラーになります。
• Stratix® 10 で Active Serial Fast Mode を使用するの場合の電源立ち上げ時間の規定を教えてください。
• Arria® 10 SoC デバイスに 不揮発性 AES キーを書き込み後、jic ファイルを使用しコンフィグレーション ROM にプログラムしましたが、コンフィグレーションに失敗します。どのような原因が考えられますか？
• インテル® FPGA では Pad on Via について PCB 設計ルールはありますか？
• Quartus® Prime の Fitter で PLL に関する下記 Warning が発生します。対策を教えてください。
• Arria® 10 で SDI II IP を使用します。SD-SDI もサポートしていますか？
• Nios® II Software Build Tools (SBT)で、Build や Debug を行うのに、Nios® II のライセンスは必要ですか？
• Quartus® Prime の Prarallel comiplation を有効にしていますが、Analysis & synthesis ではマルチコアで動作していないレポートとなっていました。どのような条件でマルチコアが機能するのでしょうか？
• インテル® Stratix® 10 TX FPGA シグナル・インテグリティー開発キットのインストーラーに含まれる Example Design の qts_pam4_com をコンパイルすると、論理合成でエラーが発生します。
• 17bit の整数2つを入力として、割り算を小数点以下 17 bit まで求める計算（除数の方が大きいことを想定）を行いたいのですが、浮動小数点数に変換せずに割り算で固定小数点数を出力する方法はありますか？
• Cyclone® V において Custom PHY を使用した基板 A：TX x 2 Lane => 基板 B RX x 1 Lane x 2枚 の構成で、物理的に 1 Lane のみ 接続した場合正常に動作しません。
• Quartus® Prime でクリア信号に対して MAX_FANOUT の設定を行いましたが無視されてしまいます。
• Arria® 10 デバイスでの PCI-Express (PCIe) Gen3 Root Port シミュレーションの実行方法を教えてください。
• Quartus® Prime Pro Edition ver.19.3 の SoC EDS Command Shell から Eclipse は正常に起動できますが、bsp-editor が起動できません。
• Arria® 10 SDI II IP において、rx_is_lockedtodata 以外で SDI 信号断状態かどうかの判断に使えるステータス信号等はありますか？
• Cyclone® V SoC において、SPI Master Module の spim0 でアクセスしたいのですが、u-boot でのリード/ライトコマンドの具体例を教えてください
• Arria® 10 で QDR II SRAM を構成します。このとき Address/Command ピンは自由に配置できますか？
• Triple Rate (up to 3G-SDI) を使用し、各トランシーバー・チャネルごとに受信するフォーマットを変えることはできますか？
• Cyclone® V SoC Address Map に関して、起動時は 0x0000_0000～0x1000_0000 が BOOT ROM+ON CHIP RAM で PREBOOT 後に UBOOT 起動時は REMAP されて 0x0000_00000 から SDRAM 空間へ変更になるのでしょうか？
• Cyclone® V DDR3 EMIF (External Memory Interface) IP 利用時に、ユーザーモード開始時にモードレジスター(MR0-3)に設定される値の確認方法を教えてください。
• Cyclone® V DDR3 EMIF (External Memory Interface) IP 利用時に、ユーザーモード開始時にモードレジスタ(MR0-3)に設定される値をシミュレーションや実機で確認することはできますか？
• インテル® Stratix® 10 開発キットには DDR4/DDR3/RLDRAM の 3種類が同梱されていますが、OpenCL™ ではどのメモリーを使用できますか？
• Hard Processor System (HPS) の DDR メモリー・コントローラーを使用しています。DDR メモリーのモードレジスターはどこの設定が反映されますか？
• OpenVINO™ ツールキットにおいて推論に使用する画像のフォーマットを教えてください。
• インテル® Stratix® 10 評価キットで OpenCL™ の評価をしています。 PCI-Express 16 レーンに設定して "aocl diagnose" で確認すると、「PCIe dev_id = 5170, bus:slot.func = 01:00.00, Gen3 x8」という 8 レーンになっているメッセージが出力されてしまいます。