FAQ

• Power Analyzer Tool の Current Drawn from Voltage Supplies Summary で表示される各電源のうち、VCCIO_HPS と VCCPD_HPS が 0.00mA となりますが消費電流はないのでしょうか？
• LVDS で使用する PLL から 複数のクロックを出力させる場合、External PLL Mode でなけれは構成できないのでしょうか？
• Cyclone® V SoC を使用しています。UBOOT で下記コマンドを入力しましたが EMAC0 の MDIO 信号が出力されません。
• Convert Programming File 機能を使って SOF ファイルから POF ファイルを作成するときに「Create config data RPD」チェックボックスを有効にして RPD ファイルを作成しました。 .mapファイルに示されるチェックサムの情報は RPD ファイル用でしょうか？
• シングルポートRAMの生成を行い、RTLシミュレーションを実施していますが、"altera_syncram" が"altera_mf.v"内でモジュールが見つからず、シミュレーションエラーになりました。 "altera_syncram" が定義されているライブラリファイルの所在を教えてください。
• Cyclone® IV をターゲットにしている PCIe (PCI-Express) IP (IP_Compiler for PCI Express) を使用するデザインを、Quartus® Prime Standard Edtion ver19.1 の Platform Designer で Generate HDL を実行するとエラーが発生します。
• Quartus® Prime Pro Edition v20.2 で、HDMI Intel FPGA IP の Example Design を生成すると Error が発生します。
• CvP（Configuration via Protocol）アップデート・リビジョンを作成してコンパイルするとエラーが発生します。
• 20nm プロセス以下の FPGA において、ALTERA_FP_FUNCTIONS のシミュレーション・モデルを Verilog 指定で Generate しても、下位モジュールが VHDL ファイルで生成されてしまいます。VCS ではシミュレーションできないでしょうか？
• ALTMULT_ACCUM で積和演算、二乗和を 1000 個ずつ ∑(合計)計算する場合、∑のための計算開始・終了などの制御方法を教えてください。
• HyperLynx VX2.5 以降で DDRx Batch Wizard に "Simulate loss" 設定が無くなりましたが、どこで設定できますか？
• Cyclone® V Device Datasheet にある QSPI コントローラーのタイミングで "Tqspi_clk" とありますが、これはどのクロックのことですか？
• QSPI Flash 側のタイミングで tCS min (CS# High Time (Read Instructions), CS# High Time (Program/Erase)) の指定がありますが、Cyclone® V SoC 側ではそのタイミング規定がありませんでした。どのように満たせばいいでしょうか？
• ModelSim® や Questa® Sim のバージョンが以前は 10.6、10.7 等の記載でしたが、2019年から 2019.1、2020.1 等になっています。 2019.1 リリース後も 10.7f 等、10.7 のバージョンもリリースが続いているようですが、これらは何が違うのですか？
• DDR3 SDRAM Controller MegaCore supporting UniPHY を使用したデザインで Nativelink による RTL シミュレーションを行うとエラーが出ます。
• Nios® II CPU に対して PIO Core を使用して割り込みをかけていますが、割り込みが発生しているかを確認できるレジスターはありますか？
• Cyclone® V SoC において、HPS の SPI マスタデバイスを FPGA にルーティングしようとしていますが、sclk がありません。
• SDI IP で生成される Example Design 内の a10_reconfig_arbiter モジュールの用途を教えてください。このモジュールは必須ですか？
• Quartus® Prime Standard Edition 20.1 で FP_FUNCTIONS Intel FPGA IP を Generate するとエラーが発生します。
• Cyclone® V SoC で、Hard Processor System (HPS) の SPI マスタを FPGA にルーティングする際の、各ポートの接続方法を教えてください。
• 「Embedded Peripherals IP User Guide」の「SDRAM Controller Core」の項で「FPGA I/O Timing Parameters」が示されています。こちらは tCLK が 20ns の時の設定ですが、異なる tCLK の値の時に、他のタイミングパラメーターはどのような値になりますか？
• Arria® V SoC において、HPS の SPI マスタを FPGA にルーティングしようとしていますが、各ポートの接続方法がわかりません。
• Arria® V SoC において、HPS の SPI マスタデバイスを FPGA にルーティングしようとしていますが sclk がありません。
• Quartus® Prime Standard Edition v20.1 でインテル® HLS コンパイラーのインストーラーがありません。
• Nios® II のソフトウェア開発について、参考になる資料はありますか？
• Arria® 10 で EMIF (External Memory Interface) IP を使用する場合、EMIF 用外部ピン (DQ, DQS, Add/Cmd など) に対して Assignment Editor で I/O Standard の設定は必要ですか？
• PDN Toolでコンデンサ選定を進めています。EPE (Early Power Estimator) から算出された値をどのように PDN Tool に登録するのでしょうか？
• Nios® II SBT (SOftware Build Tools for Eclipse) の Run As を実行した際に、ソフトウェアは実行されるが printf 文が Nios II Command Shell 上に表示されません。
• Nios® II Command shell で JIC (JTAG Indirect Configuration) を書き込む方法を教えてください。
• Nios® II プロセッサーには Fast と Economy の2種類ありますが、どのような違いがありますか？