DDR3 SDRAM Controller MegaCore supporting UniPHY を使用したデザインで Nativelink による RTL シミュレーションを行うとエラーが出ます。

＜エラー・メッセージ＞
Error (suppressible): (vopt-2732) ***/emif_sim/emif/alt_mem_ddrx_controller.v(1189): Module parameter 'CFG_CMD_GEN_OUTPUT_REG' not found for override.

以下の Knowledge Database (KDB) の内容に該当しているエラーです。
https://www.intel.com/content/altera-www/global/en_us/index/support/support-resources/knowledge-base/solutions/rd01212014_488.html

KDB に記載されているように、vsim のライブラリーの読み込み順番を変える必要があります。

具体的には -L work を一番最初に記載する必要があります。

[変更前]
　vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L arriav_ver -L arriav_hssi_ver -L arriav_pcie_hip_ver -L rtl_work -L work -L s0_seq_debug_translator -L dmaster_master_translator -L a0 -L ng0 -L rst_controller -L p2b_adapter -L b2p_adapter -L transacto -L p2b -L b2p -L fifo -L timing_adt -L jtag_phy_embedded_in_jtag_master -L mm_interconnect_0 -L dll0 -L oct0 -L c0 -L dmaster -L s0 -L m0 -L p0 -L pll0 -L emif -voptargs="+acc" dram_tb

[変更後]
　vsim -t 1ps -L work -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L arriav_ver -L arriav_hssi_ver -L arriav_pcie_hip_ver -L rtl_work -L s0_seq_debug_translator -L dmaster_master_translator -L a0 -L ng0 -L rst_controller -L p2b_adapter -L b2p_adapter -L transacto -L p2b -L b2p -L fifo -L timing_adt -L jtag_phy_embedded_in_jtag_master -L mm_interconnect_0 -L dll0 -L oct0 -L c0 -L dmaster -L s0 -L m0 -L p0 -L pll0 -L emif -voptargs="+acc" dram_tb

これでエラーを回避できます。

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カテゴリー：外部メモリー・インターフェイス
ツール：ModelSim® / Questa® Sim
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