FAQ

• MAX® 10 のシングル電源デバイスで I/O Bank 全てが 3.3V かつ ADC 未使用の場合、１つのレギュレーターから供給しても問題ありませんか？
• MAX® 10 の PLL を使用したデザインにおいて、タイミング解析の Unconstrained Paths => Clock Status Summary にクロック以外の信号 pll_lock_sync がレポートされました。 この信号は PLL の Locked 信号ですが何故クロックとして認識されたのでしょうか？
• 旧バージョンの Quartus® Prime/II で生成された .pof / .jic ファイルをプログラムする場合、同じバージョンの Programmer を使用する必要がありますか？
• Windows® 10 で USB-Blaster II (または USB-Blaster) ドライバーをインストールする際、「デバイスのドライバーをインストール中に問題が発生しました」とエラーログが発生しました。
• なぜ Use shared PLL for receivers and transmitters オプションを有効にしても、ALTLVDS_RX と ALTLVDS_TX の PLL が共有化されないのですか？
• Quartus® Prime Standard Edition でコンパイルを実行すると FLEXlm software error というエラーになります。対処方法を教えてください。
• ALTLVDS_RX IP を RTL レベル・シミュレーションすると、"lvds_rx_reg_setting" パラメータ部分でエラーが発生します。(VHDL/Verilog いずれも)
• Quartus® Prime 17.0 において、MAX® 10 のシングル電源 U324 パッケージが選択できません。
• Arria® 10 I/O PLL Reconfiguration を行う際に PLL Reconfig Intel FPGA IP に対してレジスター設定を行いますが、レジスターにライトした値が正常に書き込まれていません。何故でしょうか？
• Cyclone® V の LVDS ピンの FPGA 内部プルアップ処理することは可能ですか？
• MAX® 10 で On-Chip Flash IP を使用した回路を ModelSim®-Intel® FPGA Edition で Nativelink シミュレーションすると Load でエラーになります。
• MAX® 10 FPGA の ADC を ModelSim® で RTL シミュレーションを実施した実績のあるデザインを、別のディレクトリに移植して同様の作業を行ったところ、エラー・メッセージになります。
• HBM2 (High Bandwidth Memory) IP コアのバースト動作について教えてください。
• HPS (Hard Processor System) の Flash メモリー（QSPI, NAND）に JTAG 経由でファイル転送と書き込みを実施する方法を教えてください。
• Arria® 10 デバイスにおいて、PCI-Express (PCIe) IP を CvP で Configuration しています。PCIe Refclk は Configuration のどの段階で安定していれば良いでしょうか？
• Arria® 10 で LVDS_Rx IP を DPA モードで使用する場合、RSKM 等を計算して SDC 制約を追加することは必要ですか？
• Cyclone® 10 LP の JTAG の TDI/TMS は VCCA（+2.5V) でプルアップすることが推奨されていますが、VCCIO1 に 3.3V を接続している場合でも 2.5V のプルアップで良いでしょうか？
• ModelSim® のコンパイルのデフォルトを System Verilog にしたい
• ModelSim® の起動時にウインドウのレイアウトやサイズをカスタマイズすることはできますか？
• SPI Slave to Avalon Master Bridge Core を使用して外部 CPU から Platform Designer 内部の Slave にアクセスする方法を教えてください。
• Stratix® 10 の RSU (Remote System Update) で RSU_IMAGE_UDATE コマンドを発行する際、アドレスの設定順序に決まりはありますか？
• ModelSim® でシミュレーションで $fopen でファイル出力をするとファイル数が30ファイルに制限されます。回避策を教えてください。
• PCIe (PCI-Express) IP (Avalon-ST Interface) で MSI 割り込みを発生させるために、"app_msi_req" をアサートさせていますが、"app_msi_ack" がアサートされません。
• CTLE の設定には HG (High Gain) mode と HDR (High Data Rate) mode がありますが、Arria® 10 で PCIe (PCI-Express) IP を使用する場合にはどちらの設定を使用すれば良いですか？
• Arria® 10 で EMIF (External Memory Interface) IP コアを同一カラム上に2個配置すると Fitter Error になります。
• PCI Express (PCIe) で Correctable / Fatal / Non-Fatal Error などの Message TLP をユーザー回路側から任意のタイミングで発生させることは可能ですか？
• Stratix® 10 デバイスにおいて JESD204B IP を、Wrapper Options = PHY Only 設定で使用すると Example Design の生成が失敗します。
• Avalon® Interface の readwaittime パラメータと waitrequest 信号を併用して使えますか？
• Nios® II のシミュレーションが途中で止まってしまいます。
• Nios® II SBT (Software Build Tools for Eclipse) の BSP Editor で Null Pointer エラー が発生します。