MAX® 10 の PLL を使用したデザインにおいて、タイミング解析の Unconstrained Paths => Clock Status Summary にクロック以外の信号 pll_lock_sync がレポートされました。 この信号は PLL の Locked 信号ですが何故クロックとして認識されたのでしょうか？

PLL の Locked 信号を FF のクロックピンに接続したことにより、Timing Analyzer がクロックとして認識したと考えられます。
この場合、set_false_path のような解析させない制約は無効となりますので、FF のクロックに接続しない構成にデザインを変更する必要があります。

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カテゴリー：タイミング制約/解析
ツール：Quartus® Prime
デバイス：MAX® 10