Arria® 10 I/O PLL Reconfiguration を行う際に PLL Reconfig Intel FPGA IP に対してレジスター設定を行いますが、レジスターにライトした値が正常に書き込まれていません。何故でしょうか？

PLL Reconfig Intel FPGA IP の レジスターアクセス時のクロックは、mgmt_clkを使用し、外部からの安定したクロック（free runnning のクロック）を供給する必要があります。
詳細は下記の資料をご参照ください。

AN 728: I/O PLL Reconfiguration and Dynamic Phase Shift for Arria 10 and Cyclone 10 GX Devices
Design Considerations • AN 728: I/O PLL Reconfiguration and Dynamic Phase Shift for Arria 10 and Cyclone 10 GX Devices • Altera Documentation and Resources Center
（Design Considerations > Other Design Considerations）
（抜粋）
I/O PLL reconfiguration interface supports a free running mgmt_clk signal.

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カテゴリー：コンフィグレーション/プログラミング
ツール：-
デバイス：Arria® 10