DPA モードで使用する場合、対象 I/O のタイミング制約は不要です。
下記の資料をご参照ください。
（参考）LVDS SERDES Intel FPGA IP User Guide: Intel Arria 10 and Intel Cyclone 10 GX Devices
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/ug_altera_lvds.pdf
（I/O Timing Analysis の項目）
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カテゴリー：IP（その他）
ツール：Quartus® Prime
デバイス：Arria® 10