シミュレーションの手順は以下のユーザーガイドを参考にしてください。
（参考）
Arria 10 and Cyclone 10 GX Avalon Memory-Mapped (Avalon-MM) Interface for PCI Express User Guide
（14. Avalon-MM Testbench and Design Example for Root Port）
手順の中のポイントは、IP Settings の Base Address Registers タブで、BAR0 (64-bit) または BAR0 & 1 (32-bit) を有効にしておくことです。
これを実施しないと、生成されたシミュレーション・モデルの TXS 及び CRA Port が未接続となり、シミュレーションが正しく進行しません。
（14.1.1. Example Design Generation から抜粋）
In the Base Address Registers tab, only enable BAR0, or BAR0 and BAR1. All other BARs are disabled in the current Root Port design example.
If you set BAR0 to use 64-bit prefetchable memory, you need to disable BAR1.
If you set BAR0 to use 32-bit prefetchable memory or 32-bit non-prefetchable memory, you can enable or disable BAR1
あとは生成されたモデルで 14.2.1. Simulating the Design Example の手順を実施してください。
以下のシミュレーターで正常に実行されることを確認済です。
- ModelSim® SE-64 2019.1
- ModelSim®-Intel® FPGA Edition 10.6d（Starter Edition 含む）
（補足）
Windows OS 環境ではファイルパス長の制限で正常に完了しないことがありますので、Linux 環境での実施をお願いします。
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カテゴリー：PCI-Express
ツール：Quartus® Prime / ModelSim®
デバイス：Arria® 10