PCIe IP の Rate に依存しますが、例えば Gen3 であれば fPLL (Gen1/Gen2) 及び ATX PLL (Gen3) を共に使用します。
これらは IP を実装した際に自動で構成され、Fitter Report や Pin Planner で配置を確認することができます。
Native PHY の様に、ユーザー側でデザイン上に配置する必要はありません。
(参考)L- and H-Tile Avalon Streaming and Single Root I/O Virtualization (SR-IOV) IP for PCI Express User Guide
⇒ 5.6. Channel Layout and PLL Usage
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カテゴリ:PCI-Express
ツール:Quartus® Prime
デバイス:Stratix® 10