Altera® HLS Compiler で生成した IP を Platform Designer システムに追加し、シミュレーションモデル（VHDL）を生成しました。 ModelSim でシミュレーションすると、IP から不定値が出力されてしまいます。

使用ツール：Quartus^® Prime Standard Edition v17.1
ModelSim^®-SE

Platform Designer で Generate 時にシミュレーションモデルを VHDL にすると、自動生成される Platform Designer シミュレーショントップ階層（simulation フォルダ内）での、HLS で生成したコンポーネントのモジュール名が間違っており接続ができていません。

下記いずれかの方法で回避可能です。

(1) シミュレーショントップ階層モジュールの修正
　　コンポーネントが <コンポーネント名>_<コンポーネント名>_internal になっているので、<コンポーネント名>_internal に修正

(2) シミュレーションモデルを Verilog で生成する
　　Verilog で生成すると問題ありません

--------------------
カテゴリ：HLS
ツール：Quartus® Prime / Altera® HLS Compiler
デバイス：Cyclone® V