Arria® 10 SoC の FPGA 側の I/O を利用する Ethernet MAC インターフェイスは MII、GMII、RMII、RGMII、SGMII の 5種類に対応しています。
ただし、プラットフォーム・デザイナー上で FPGA Routing を選択する際には、GMII/MII のみ選択可能です。
GMII/MII を除いては、全て FPGA 側にアダプターロジックを実装する対応が必要となります。
特に RMII については、アダプターロジックが提供されないため、全て自作での対応が必要です。
詳細は下記ドキュメントを参照ください。
「Arria 10 Hard Processor System Technical Reference Manual」 (683711 | 2026.01.16)
https://docs.altera.com/r/docs/683711/25.3.1/arria-10-hard-processor-system-technical-reference-manual/phy-interface
（18.1.5 PHY Interface 14 の項目）
以下の内容で記載されていますが、「∗with additional required adaptor logic∗」と記載されるものが、アダプターロジックが必要なインターフェイスに該当します。
The PHY interfaces supported using the HPS I/O pins are:
• Reduced Media Independent Interface (RMII)
• Reduced Gigabit Media Independent Interface (RGMII)
The PHY interfaces supported using the FPGA I/O pins are:
• Media Independent Interface (MII)
• Gigabit Media Independent Interface (GMII)
• Reduced Media Independent Interface (RMII) with additional required adaptor logic
Note: Additional adaptor logic for RMII not provided.
• Reduced Gigabit Media Independent Interface (RGMII) with additional required adaptor logic
• Serial Gigabit Media Independent Interface (SGMII) supported through transceiver I/O or high-speed low-voltage differential signaling (LVDS) with soft clock data recover (CDR) I/O with additional required adaptor logic
--------------------
カテゴリ：SoC
ツール：Quartus® Prime (Platform Designer)
デバイス：Arria® 10