⭐好評！デザイン & デバッグ ガイドラインシリーズ一覧

インテル® FPGA および各種 IP 等を使用する際に考慮すべきポイントやデバッグ手法を、各設計フェーズやテクノロジー毎にまとめた資料です。
基本的なコンフィグレーションから、PCI-Express や DDR コントローラー等の　IP を使用する際、FPGA 電源設計のポイントやデバッグ手法をご確認いただきます。
問題が起こりにくい設計にするためにはどうすれば良いか、というコンセプトで作成された資料ですので、ぜひ、設計前にご一読いただきたい資料です。

外部メモリー・インターフェイス (EMIF) デザイン ＆ デバッグ ガイドライン - V シリーズ向け：Stratix® V, Arria® V, Cyclone® V

本資料は “デザインフロー” と “デバッグフロー” を示し、適切な手順で設計を行うことにより不具合混入を防ぐことと、デバッグに必要な仕組みを実装することにより速やかに問題を解決することを目的とします。

インテル® Agilex™ FPGA & SoC 外部メモリー・インターフェイス (EMIF) 回路図確認項目

メモリー周りの接続は、デバイスやプロトコルごとに異なる箇所があり、紛らわしく間違いが多くなります。本資料では適切なメモリー周りの接続を示し、回路図確認の際の不明点を明確にすることを目的とします。

Stratix® 10 デザイン・ガイドライン

本資料は、”インテル® Stratix® 10 デバイスのデザイン・ガイドライン” の中でも、特に気を付けるべきポイントをまとめた補足資料です。デザインステージにおけるすべての注意事項をまとめている資料ではありませんので、”インテル® Stratix® 10 デバイスのデザイン・ガイドライン“ 資料と併せてご活用ください。

フィージビリティー・スタディー デザイン・ガイドライン

本資料では、フィージビリティー・スタディーにおいて検証用のスケルトンデザインを作成し、その検証項目とその確認方法についてまとめています。

本資料の対象デバイスは、インテル® Arria® 10 FPGA を例として示していますが、デバイス依存部分を除いてすべてのデバイスファミリーについて使用することができます。

EMIF レイアウト・ガイドライン

本資料は信号品質に注意しながらボードのレイアウト設計やFPGAの設定を確認する手順を案内し、設計の失敗・逆戻りのリスクを低減することを目的として作成されたものです。

EMIF デザイン & デバッグ・ガイドライン

本資料はデザイン・フローとデバッグ・フローを示し、適切な手順で設計することにより、不具合の混入を防ぐこととデバッグに必要な仕組みを実装することにより、速やかに問題を解決することを目的として作成されたものです。

アクティブ・シリアル・コンフィグレーション デザイン & デバッグ・ガイドライン

本資料では、Quad SPI (QSPI) Flash を使用した最もシンプルなアクティブ・シリアル・コンフィグレーションにおいて、基板設計上で注意すべき点、よくある不具合事例、およびその対処方法についてまとめています。

タイミング＆インプリメンテーション デザイン & デバッグ・ガイドライン

この資料では、タイミング制約の生成方法や不具合が発生しにくい回路構成を示すとともに、不具合発生時のデバッグ手順を示します。

PCI Express デザイン & デバッグ・ガイドライン

この資料は、Design Flow とDebug Flow を⽰し、適切な⼿順で設計を⾏うことにより不具合の混⼊を防ぐことと、デバッグに必要な仕組みを実装することにより速やかに問題を解決することを⽬的としています。

Power & Thermal デザイン & デバッグ・ガイドライン

本資料では、1V 以下の電源電圧で 20W (20A) を超えるデザインにおいて、設計時の考慮点および測定方法を示し、予めその仕組みを実装することで不具合の発生を防ぐと共に、不具合発生時のデバッグにおいて速やかに問題点を見定め、解決することを目的としています。