はじめに
タイミング収束の対処方法はユーザーデザインの数だけ存在します。
この記事では、設計者がタイミングを収束させるための対処を探す手助けとなる一般的なフローを紹介します。
Step に従って進みながら、デザインに合った対処方法を探してみてください。
Step1 解析前のチェック
下記の記事を参考に SDC の妥当性をチェックします。
ご仕様やデザインと矛盾していたり、妥当性の無いタイミング制約で以降の Step に進んでタイミングが収束しても無意味になりますので、一番重要な Step です。
Step2 タイミング解析を実施
タイミング解析を行い、デザインに合った設定などを繰り返し試します。タイミング解析はユーザー・プロジェクトに依存するため、基本的にはユーザーで対応します。
- 参考資料:AN 584: 高度な FPGA デザインにおけるタイミング・クロージャ手法
-
参考資料:Quartus® Prime はじめてガイド - TimeQuest によるタイミング解析の方法
(p20 5. タイミング・エラー改善のための手法)
Step3 Timing Optimization Advisor の設定を試す
Timing Optimization Advisor の設定を試します。
※ v21.1 pro edition 以降は デザインアシスタントをご使用ください。(参考KDB: ID: 000086071)
Step4 Design Space Explorer(DSE)で seed や設定を探る
Quartus® Prime の DSE の機能を使用して最適な設定を自動で検索します。
タイミング関連資料
- 参考資料:TimeQuest タイミング・アナライザ・リソース・センター
- FAQ記事:Quartus II で、設定するとパフォーマンスが改善されそうな項目はありますか?
- 参考記事:パフォーマンス重視のプラットフォーム・デザイナー (旧Qsys) 設定
関連するオンラインセミナー
是非参考にしてみてくださいね。
(※)TimeQuest とは現在の Timing Analyzer の旧名称