1. はじめに
この記事に添付しているテンプレート・デザインは、インテル® FPGA のプラットフォーム・デザイナー(旧 Qsys)で構築したシステムを、Verilog HDL で記述したテストベンチを使用して、RTL シミュレーションを行う際のスタートポイントとしてご使用いただけるサンプルです。
この記事に添付している資料では、公開しているテンプレート・デザインの構成と概要を解説後、シミュレーション手順の紹介と、シミュレーション結果を掲載しています。
なお資料では、以下の内容を説明しています。
- 使用環境
- このサンプルを利用する利点
- テンプレート・デザインの構成
- テンプレート・デザインの概要
- シミュレーション手順の解説
- テストベンチ・テンプレートのカスタマイズ
- シミュレーション結果
2. このサンプルを使用する利点
この記事に添付しているテンプレート・デザインサンプルを使用する利点としては、
- 敷居の低い(Verilog の知識だけで記述可能な)テストベンチを使用
プラットフォーム・デザイナー(旧 Qsys)ではバス・ファンクション・モデル(以下、BFM)を使用したシミュレーションも利用可能ですが、この記事では、BFM に敷居の高さを感じているユーザー向けに、Verilog の知識だけでシミュレーションできる仕組みがテンプレート・デザインに含まれています。
- テストベンチのカスタマイズが可能
プラットフォーム・デザイナー(旧 Qsys)は、ユーザーが構築したシステム向けに Verilog テストベンチも生成します。
この記事では、このテストベンチをテンプレートとして、これをカスタマイズする例も紹介しています。このテンプレートを利用することにより、ユーザーはテストベンチをスクラッチから作成する必要が無くなり、開発工数も削減できます。
- コンポーネントのカスタマイズが可能
このテンプレート・デザインは、幾つかの代表的なコンポーネントで構成されています。ユーザーは所望のコンポーネントを用途に応じて、プラットフォーム・デザイナー(旧 Qsys)のシステムに追加することができます。
3. 使用環境
この記事では以下の開発ツールを使用しています。
【表 1】 この記事の説明で使用している開発ツール
項番 | 項目 | 内容 |
1 | インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション (以降、Quartus® Prime) |
FPGA のハードウェアを開発するためのツールです。 この資料では、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション v17.0 を使用しています。 |
2 | プラットフォーム・デザイナー(旧 Qsys) | FPGA のハードウェアにおいて、主に内部バス Avalon-MM インターフェイスと接続可能で、アドレスマップで定義された各コンポーネント(Nios® II Processor, DMA Controller, Timer, PIO, On-Chip Memory 等)を組み込んで、ユーザーが独自のメモリマップド・システムを構築するためのツールで、Quartus® Prime に標準装備されています。この資料では、v17.0 の Quartus® Prime を使用しているので、連動してプラットフォーム・デザイナー(旧 Qsys)も v17.0 を使用しています。 |
3 | ModelSim® - Intel® FPGA Starter Edition (以降、ModelSim® - IE) |
FPGA に実装する論理回路の動作を確認するために、波形を表示させたシミュレーションで、各信号の振舞いを検証するシミュレーション・ツールです。 この資料では、v17.0 の Quartus® Prime を使用しているので、それに対応した ModelSim® - IE 10.5b を使用しています。 |
資料/サンプル・プロジェクト
📕 資料
📦 サンプル・プロジェクト
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テンプレート・デザインサンプル