外部メモリ・インタフェース (EMIF)

• Agilex™ 7 FPGA & SoC EMIF IP コアの複数実装について
• EMIF コア生成時にエラーとなる場合の対処方法まとめ
• インテル® Arria® 10 FPGA の EMIF デザイン & デバッグ・ガイドライン
• EMIF レイアウト・ガイドライン／FPGA ガイドライン
• インテル® FPGA で DDR3 メモリ動作！（実践編）［2/2］
• EMIF デザイン & デバッグ・ガイドライン／FPGA ガイドライン
• インテル® FPGA に外部メモリ・コントローラを実装！
• インテル® FPGA で DDR3 メモリ動作！（実践編）［1/2］
• インテル® FPGA で DDR4 メモリ動作！（実践編）
• Nios® V と DDR4 メモリーの接続事例
• Intel Agilex® 7 FPGA の DDR4 ランダム・アドレス・アクセス効率測定事例
• Agilex™ 7 FPGA & SoC FPGA-to-HPS Bridge からDDR4 へのアクセス事例 (SDRAM direct モード)
• テストパターンをユーザー設定可能な Traffic Generator 2.0 について
• インテル® V シリーズ FPGA の EMIF デザイン & デバッグ・ガイドライン
• EMIF IP の CL/CWL (CAS レイテンシー、CAS Write レイテンシー)の設定方法
• Agilex™ 7 SoC FPGA HPS EMIF の使用についての注意事項
• Agilex™ 7 FPGA & SoC 外部メモリー・インターフェース (EMIF) 回路図確認項目
• DDRメモリーの内部抵抗(ODT)を最適にする方法
• Stratix® 10 SoC／Arria® 10 SoC HPS EMIF の回路図確認項目
• Arria® V /Cyclone® V と DDR3 の回路図確認項目
• チップセレクト信号が 2ビットの場合、ODT 信号の2ビットはどのように動作する？【Arria® 10 編】
• チップセレクト信号が 2ビットの場合、ODT 信号の2ビットはどのように動作する？【Arria® V/Cyclone® V 編】
• インテル®Stratix®10 MX HBM2 Example Designシミュレーション手順
• EMIF Example Design の Read/Write を連続動作させる方法
• EMIF リード/ライト・シーケンスの概要とよくある質問/問題まとめ
• EMIF 効率測定方法 -Efficiency Monitor-
• インテル® FPGA 10シリーズの EMIF のピンアサイン方法について
• FPGA の EMIF レイアウト・ガイドライン
• EMIF ToolKit の Driver Margining 機能の紹介
• インテル® Arria® 10 FPGA に 複数のメモリー・コントローラーを実装した場合のキャリブレーションの仕組み