テストパターンをユーザー設定可能な Traffic Generator 2.0 について

説明

インテル^® Agilex™ FPGA & SoC ファミリー、インテル^® Stratix^® 10  FPGA ファミリーでは、外部メモリー・インターフェース (EMIF) IP コアの Example Design に ユーザーによるパターン設定が可能な Traffic Generator 2.0 を実装することが可能です。

この Traffic Generator 2.0 の設定項目と実行されるパターンについて資料にまとめています。

 

関連記事へのリンク

Traffic Generator 2.0 の実行手順は下記動画をご参照ください。

インテル^® Agilex™ FPGA & SoC　外部メモリー・インターフェース Traffic Generator 2.0

また Calibration の結果を確認する機能、EMIF Debug Toolkit の実行手順は下記動画をご参照ください。

インテル^® Agilex™ FPGA & SoC　外部メモリー・インターフェース Debug Toolkit

 

添付ファイル

外部メモリー・インターフェース Example Design Traffic Generator 2.0