説明
Stratix® 10 SoC 及び Arria® 10 SoC の Hard Processor System External Memory Interface（HPS EMIF）ピンの接続は、使用する I/O バンクが固定されているため、注意すべき制約があります。
本資料ではその注意すべき制約をまとめ、速やかに設計を行うことを目的としています。
- 対象デバイス： Stratix® 10 SoC／Arria® 10 SoC
- 対象メモリーブロック： HPS EMIF ブロック
内容
- pll_ref_clk ピン
- Address / Command ピン
- RzQ ピン
- Alert# ピン
- 未使用ピンを GPIO として使用することは可能?
- HPS EMIF と non-HPS EMIF の混在配置に関する注意事項
関連記事へのリンク
参考： SoC FPGA の HPS ピンのロケーション・アサインメント注意点
資料
参考： Stratix® 10 SoC／Arria® 10 SoC HPS EMIF の回路図確認項目（Rev.1.1）