この「Quartus® はじめてガイド」シリーズは、インテル® Quartus® Prime / Quartus® II 開発ソフトウェアを初めてご利用になるユーザ向けの資料です。
FPGA / CPLD の開発フローについては、こちら を参照してください。
説明
この資料は、FPGA / CPLD 開発の『7. タイミング検証』フェーズで参考になります。
Quartus® Prime / Quartus® II 開発ソフトウェアで配置配線した結果がタイミング制約を満たしているかを確認するために使用する方法について紹介しています。
この資料は、FPGA / CPLD のデザイン（回路）に対してタイミング制約を与えてコンパイルした時に、配置配線結果がタイミング制約を満たしているかを確認するために使用する TimeQuest タイミング・アナライザのレポートの見方について説明しています。
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資料
・quartus-hg_timing-analysis_v1710_r1__1.pdf：「Quartus Prime はじめてガイド - TimeQuest によるタイミング解析の方法 ver.17」（ツール・バージョン：Ver.17.1 用ドキュメント）
・ELS1400_Q1500_10__1.pdf：「Quartus II はじめてガイド - TimeQuest によるタイミング解析の方法 ver.15」（ツール・バージョン：Ver.15.0 用ドキュメント）
・ELS1341_Q1300_10__2.pdf：「Quartus II - TimeQuest Timing Analyzer レポートの見方と解析の仕方 クイックガイド ver.13」（ツール・バージョン：Ver.13.0 用ドキュメント）