Nios® V について
Nios® V とは、オープン仕様の RISC-V 命令セット・アーキテクチャーをベースとした インテル® FPGA 向けのソフトコア・プロセッサーです。
現在下記 3 つのコアがリリースされており、ユーザーの要求に合わせた柔軟な開発を推進します。
- Nios® V/g ジェネラル・パーパス・プロセッサー
- Nios® V/m マイクロコントローラー
- Nios® V/c コンパクト・マイクロコントローラー
HW 開発では既存のインテル® FPGA の開発ツールに対応しており、SW 開発ではインテルと Ashling* が提携した開発ツールである Ashling* RiscFree* IDE for Intel® FPGA を無料で使用することが可能です。
ライセンスの取得は必要となりますが、コア、開発環境と共に無料でご使用いただことができるプロセッサーになっています。
インテルより公開されている Nios® V のユーザーガイドは下記をご参照ください。
参考資料:Nios® V Embedded Processor Design Handbook
参考資料:Nios® V Processor Reference Manual
参考資料:Nios® V Processor Software Developer Handbook
Nios® V の開発フロー
開発フローの工程をクリックしてください。各工程の説明にリンクします。
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事前準備
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各種ツールのインストール、ライセンスの取得を行います。
ツールのインストールは下記をご参照ください。参考資料:インテル® Quartus® Prime 開発ソフトウェアおよび Questa* - Intel® FPGA Edition のインストール方法
Nios® V のデバッグに使用する、RiscFree* IDE も上記手順で同時にダウンロード可能です。参考資料:Nios® V Processor Developer Center 2.Getting Started
ライセンスの取得は下記をご参照ください。参考資料:Nios® V プロセッサー IP のライセンスファイルを取得する方法
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システム・デザインの生成
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Platform Designer を使用して、Nios® V を含んだデザインを作成します。
実装手順は下記をご参照ください。参考資料:ユーザーガイド
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デザイン・コンパイル
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Platform Designer で作成した Nios® V を含んだシステム・ファイル、ユーザーが作成した TOP ファイルをコンパイルし SOF ファイルを作成します。
Quartus® Prime での各種操作方法は下記をご参照ください。参考資料:Altera® FPGA の開発フロー
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BSP / APP プロジェクトの作成
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ハードウェア開発フローで作成した HW 情報ファイル(.qsys , .sopcinfo)を使用し、
BSP(ボード・サポート・パッケージ)、APP(アプリケーション) プロジェクトを作成します。
作成手順は下記をご参照ください。参考資料:4-3. app プロジェクトの作成
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ソフトウェア開発
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作成したプロジェクトを RiscFree* IDE にインポートし、ソフトウェアを開発します。
RiscFree* IDE の操作方法やソフトウェア開発の助けとなる HAL(Hardware Abstraction Layer)やドライバーについては、下記をご参照ください。参考資料:4-4. RiscFree* IDE の起動
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ビルド・デバッグ
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RiscFree* IDE にて、作成したソフトウェアに対してビルド、デバッグを行います。
Ecllipse ベースの IDE のため、基本的な操作は一般的な Eclipse と変わりありません。
ビルド、デバッグ時の操作手順については下記をご参照ください。参考資料:4-6. プロジェクトのビルド
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ROM プログラミング
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ソフトウェアのデバッグが完了し、デバッガー上で問題なく動くことを確認したら、
ROM に書き込みましょう。
手順については Boot 手順として、それぞれまとめている下記をご参照ください。参考資料:Nios® V Boot の構成と各 Boot Option の設定について
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コンテンツ・リスト
興味のあるメニューをクリックしてください。Nios® V 情報をカテゴリーに分けて掲載しています。
開発環境
Nios® V の開発環境、ツール、開発手順については下記のコンテンツにまとめています。
<現在公開されているコンテンツ>
マイグレーション
Nios® V のマイグレーションについて記載したコンテンツをまとめています。
<現在公開されているコンテンツ>
Boot Option
下記ページは Nios® V の Boot に関する情報をまとめております。
詳細はまとめページよりご参照ください。
ペリフェラル
Nios® V x Intel® FPGA IP に関して記載したコンテンツをまとめております。
<現在公開されているコンテンツ>
- 現在 ペリフェラルに関する Nios® V の記事はございません。今後の更新をお待ちください。
デバッグ
Nios® V に関するデバッグ情報を記載したコンテンツをまとめております。
<現在公開されているコンテンツ>
デザイン・サンプル
Nios® V のリファレンス・デザイン、デザイン・サンプルについてまとめております。
詳細は下記インテルのサイトよりご参照ください。
<現在公開されているデザインのリスト>
- 各種デバイスの Hello World サンプル
- Agilex™ 7 メモリー間 データ転送サンプル
- Agilex™ 7 カスタムインストラクション・サンプル
- Agilex™ 7 PIO コアサンプル
- Agilex™ 7 PAM4 8x53Gbps with QSFPDD Serial Loopback サンプル
- Stratix® 10 / Agilex 7 SDM Boot サンプル
- Arria® 10 μC/OS-II* RTOS with IPerf
- Arria® 10 IPerf サンプル
- Arria® 10 Simple Socket Server サンプル
- Arria® 10 GSFI Boot サンプル
その他
- インテルより公開されている Nios® V に関する Knowledge Base は下記をご参照ください。
- Intel Community で公開されている Nios® V に関する Topics は下記をご参照ください。
- Nios® V のエコシステムについては下記よりご参照ください。