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SoC

  • インテル® SoC FPGA 向けデバッガー(Arm® DS / DS-5)の使い方
  • インテル® Stratix® 10 FPGA/Intel Agilex® 7 FPGA のブート方式と設定
  • インテル® SoC FPGA ハードウェア・リファレンス・デザイン(GHRD)の入手&生成方法
  • インテル® SoC FPGA まとめページ
  • SoC EDS と異なるバージョンのインテル® Quartus® Prime 開発ソフトウェアを使用するための環境設定
  • SoC FPGA ベアメタル All-in-One アプリケーション・サンプル
  • [インテル® Stratix® 10 FPGA/Intel Agilex® 7 FPGA] HPS 側 DDR Memory Map
  • Intel Agilex® 7 FPGA ベアメタル・アプリケーション
  • インテル® Stratix® 10 / Intel Agilex® 7 向けブートフロー注意点(ATF を使用するフロー)
  • U-Boot 環境変数の設定および注意点
  • QSPI ブート時の FPGA コンフィグレーション方法(Cyclone® V SoC / Arria® V SoC)
  • WIC 形式の SD カードイメージの扱い方
  • Linux 起動オプションファイル(extlinux.conf)の概要
  • Windows 環境でブート用 SD カードの U-Boot を書き換える(SoC EDS v20.1~)
  • SoC EDS 環境で bsp-create-settings が実行エラーになるトラブルの回避策
  • 新しい U-Boot のハンドオフやデバイスツリーの構成
  • SoC EDS 環境で sopc-create-header-files が実行エラーになるトラブルの回避策
  • SoC FPGA のメモリーアクセスにおける優先度の設定方法(Cyclone® V SoC/ Arria® V SoC)
  • SoC EDS 向け Cygwin セットアップに関する補足
  • デュアルコア・プロセッサーにおける 2 コア⽬の起動⽅法(Cyclone® V SoC / Arria® V SoC 編)
  • マルチコアへ割り込みを通知する際の注意点
  • FPGA から HPS への割り込みで使用する IRQ ポートと割り込みペンディング・レジスターについて
  • 「SoC スタートアップ・トライアル 」をオンラインセミナーとして大公開!!
  • SoC FPGA の FPGA-to-SDRAM インターフェースの開通設定(U-Boot 2019.04)
  • DS-5 デバッガ―で新しい U-Boot(v2019.04 以降)を起動する方法(Cyclone® V SoC/Arria® V SoC 編)
  • DS-5 デバッガ―で新しい U-Boot(v2019.04 以降)を起動する方法(Arria® 10 SoC 編)
  • SoC FPGA の HPS ピンのロケーション・アサインメント注意点
  • SoC FPGA のブート前後における SDRAM 領域のアドレスマッピング設定状態
  • ECC エラー・インジェクションの使い方
  • QSPI アクセス不可の場合に確認すべきキャリブレーション結果
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