SoC

• [Stratix® 10 FPGA／Agilex™ 7 FPGA] HPS 側 DDR Memory Map
• Agilex™ 7 FPGA ベアメタル・アプリケーション
• Stratix® 10 FPGA／Agilex™ 7 FPGA 向けブートフロー注意点（ATF を使用するフロー）
• U-Boot 環境変数の設定および注意点
• QSPI ブート時の FPGA コンフィグレーション方法（Cyclone® V SoC / Arria® V SoC）
• WIC 形式の SD カードイメージの扱い方
• Linux 起動オプションファイル（extlinux.conf）の概要
• Windows 環境でブート用 SD カードの U-Boot を書き換える（SoC EDS v20.1～）
• SoC EDS 環境で bsp-create-settings が実行エラーになるトラブルの回避策
• 新しい U-Boot のハンドオフやデバイスツリーの構成
• SoC EDS 環境で sopc-create-header-files が実行エラーになるトラブルの回避策
• SoC FPGA のメモリーアクセスにおける優先度の設定方法（Cyclone® V SoC/ Arria® V SoC）
• SoC EDS 向け Cygwin セットアップに関する補足
• デュアルコア・プロセッサーにおける 2 コア⽬の起動⽅法（Cyclone® V SoC / Arria® V SoC 編）
• マルチコアへ割り込みを通知する際の注意点
• FPGA から HPS への割り込みで使用する IRQ ポートと割り込みペンディング・レジスターについて
• 「SoC スタートアップ・トライアル 」をオンラインセミナーとして大公開!!
• SoC FPGA の FPGA-to-SDRAM インターフェースの開通設定（U-Boot 2019.04）
• Arm® DS（DS-5）デバッガ―で U-Boot（v2019.04 以降）を起動する方法（Cyclone® V SoC／Arria® V SoC 編）
• Arm® DS（DS-5）デバッガ―で U-Boot（v2019.04 以降）を起動する方法（Arria® 10 SoC 編）
• SoC FPGA の HPS ピンのロケーション・アサインメント注意点
• SoC FPGA のブート前後における SDRAM 領域のアドレスマッピング設定状態
• ECC エラー・インジェクションの使い方
• QSPI アクセス不可の場合に確認すべきキャリブレーション結果
• SoC FPGA 向け U-Boot の HPS-FPGA 間のブリッジ開放コマンドについて
• SoC EDS v19.1 Std / v19.3 Pro 以降のブートローダー生成フロー（Arria® 10 SoC 編）
• HPS から FPGA に対してリセット信号を発行する方法（Arria® 10）
• SoC EDS v19.1 std / v19.3 pro 以降のブートローダー生成フロー（付録：Linux バイナリーのビルド - Cyclone® V SoC / Arria® 10 SoC 編）
• SoC EDS v19.1 std / v19.3 pro 以降のブートローダー生成フロー（Cyclone® V SoC / Arria® V SoC 編）
• HPS から FPGA に対してリセット信号を発行する（Cyclone® V / Arria® V）