はじめに
この記事では、Mpression Sulfur Type-A Development Kit（以降、Sulfur）に搭載されている 3 系統の LPDDR4 にアクセスするサンプルデザインを紹介します。
デザインの概要
以下にブロック図を示します。
ベースとなっているデザインは EMIF IP の Example Design であり、Quartus にて生成可能です。3系統分を1つにまとめたデザインとなっています (Example Design に関する詳細は 参考リンク に掲載のユーザーマニュアルをご確認ください)。
EMIF IP の mainband には JTAG to Avalon Master Bridge intel FPGA IP を接続しており、System Console で LPDDR4 に write/read が実行できます。
また、sideband には、example design に実装されている AXILite_driver モジュールを接続しており、これによりキャリブレーションの状態を Signal Tap で確認できます。
【図 1】デザインのブロック図
実行結果
以下に各 LPDDR4 インターフェースの Signal Tap のトレース結果を示します。AXILite_Driver のcal_done_rst_n ポートがキャリブレーションのステータスを示しており、それぞれ cal_done_rst_n=1 であることが確認できます。
【図 2】2B Bank の Signal Tap 結果
【図 3】3A Bank の Signal Tap 結果
【図 4】3B Bank の Signal Tap 結果
機材・開発環境
機材
サンプルデザインの動作確認に必要な機材は以下の通りです。
- Sulfur Type-A 開発キット『 Sulfur Type-A Development Kit 』x1
- FPGA ダウンロードケーブル『 Intel® FPGA Download Cable II 』x1
開発環境
- FPGA 開発ツール（使用するファイルに合わせてご選択ください）
ポイント： FPGA 開発ツールは Agilex™ 5 E-Series 向け無償ライセンスが利用できます。
Agilex™ 5 E 開発向け Quartus® Prime Pro Edition 無償ライセンスファイルを取得する方法
提供ファイル
| No. | ファイル名・ダウンロードリンク | 概要 | 更新日 |
| [1] | sulfur_emif_lpddr4x3_v2431.qar |
FPGA デザインファイル（Quartus® Prime Pro Edition 24.3.1) |
2025.02.14 |
| [2] | sulfur_emif_lpddr4x3_v243.qar |
FPGA デザインファイル（Quartus® Prime Pro Edition 24.3) |
2025.02.14 |
注記：上記ファイルでは OSC_CLK を 25 MHz に設定しています。
参考リンク
- External Memory Interfaces (EMIF) IP Design Example User Guide: Agilex™ 5 FPGAs and SoCs
- External Memory Interfaces (EMIF) IP User Guide: Agilex™ 5 FPGAs and SoCs
- Macnica Sulfur ~ Development Kit for Agilex™ 5 FPGA E-Series ~
- System Console の使い方
- Signal Tap の使い方