はじめに
FPGA デザインに制約をかける場合は、SDC (Synopsys Design Constraints) ファイルを使用します。
SDC ファイルは、LSI 設計におけるタイミング制約の標準フォーマットであり、FPGA 業界でも取り入れられるようになりました。
インテル® Quartus® Prime 開発ソフトウェア(以後、Quartus® Prime)で SDC ファイルを登録する場合、複数の SDC ファイルが存在する場合は、設定順序に気を付ける必要があります。特に、デザイン内で IP を使用している場合は、ユーザーで作成した SDC ファイル以外にも、IP 毎に SDC ファイルが作成されます。
Quartus® Primeでの SDC ファイルの設定方法
① プロジェクトのオープン
File メニュー -> Open Project.. を選択します。
② SDC ファイルの設定画面のオープン
Assignments メニュー -> Settings.. を選択し、「Category:」から Timing Analyzer を選択します。
③ 登録されている SDCファイルの表示
登録されている SDC ファイルが表示されます。
SDC ファイルが表示されていない場合は、SDC ファイルを追加します。
デザインに IP を組み込んでいる場合は、qip ファイルが登録されていることを確認します。
（qip ファイル内に、SDC ファイルが登録されています）
Quartus® Prime での SDC ファイルの登録順序
一番下に登録されている SDC ファイルが優先順位が一番高くなります。
同一の制約を複数の SDC ファイルに登録してしまっている場合は、下に登録されている SDC ファイル内の記述が優先されます。
IP など使用している場合は、ユーザーで作成した SDC ファイルは一番下に登録する必要があります。特に DDR コントローラーを使用している場合は、ユーザーで作成した SDC ファイルを一番下に登録していない場合は、正しくタイミング解析が行われない場合がありますのでお気をつけください。