説明
PCI Express (PCIe) は⾼速で複雑な規格であるにも関わらず、現在、最も⼀般的なインタフェース規格として使⽤されており、様々なレベルの問題が発⽣しています。
FPGA ではお客様の要求に応じて様々な構成の PCIe を実装することが可能であることから、期待しない動作が発⽣した場合に、原因を解析することが難しくなり、⻑期化する傾向にあります。⼀⽅で、経験的にほぼ 80% のお客様の要求仕様は⾮常に似ており、理論値に近い性能を達成しなければならない場合や特別な構成が必要な場合を除けば、同⼀の構成で殆どのお客様の仕様をカバーすることができます。
本資料では、上記の「ほぼ 80% のお客様の要求をカバーする構成から最⼩限の機能を実装したデザイン」を Golden Reference Design として⽰します。更に、それを⽤いた Design Flow と Debug Flow を⽰し、適切な⼿順で設計を⾏うことにより不具合の混⼊を防ぐことと、デバッグに必要な仕組みを実装することにより速やかに問題を解決することを⽬的としています。
なお、本資料は Arria® 10 FPGA で PCIe ハード IP の使⽤を想定したものですが、⼀部を除き Stratix® V FPGA や Arria® V FPGA、Cyclone® V FPGA にも適⽤可能です。
内容
- はじめに
- Design Flow
- Debug Flow
- Appendix
- Link Up Fail 症状と確認項目
- その他
※ Golden Reference (GR) Design
※ デザイン＆デバッグ・ガイドライン（Rev.1）