はじめに
FPGA って、コンパイル毎に Fmax が変わりますよね。
特に、クロック系統が複数ある場合、前回のコンパイルでは、Clock_A が Fmax のタイミングを満たせていなかったのに、次のコンパイルでは、Clock_B と Clock_C がタイミングを満たせない。
更に、次のコンパイルでは Clock_B と Clock_D がタイミングを満たせない。。。
Clock_B だけは、タイミングを満たしたい。
クロックが複数ある場合に、優先的にタイミング収束したいクロックがある場合の方法はないのでしょうか？
設定はあるの？
あります。
インテル® Quartus® Prime 開発ソフトウェアの qsf ファイルに以下の制約を記述して、コンパイルを行うことで優先的に配置を行う事が可能です。
set_instance_assignment -name SYNTH_CRITICAL_CLOCK ON -to <clock name>
この設定を行うことで必ずタイミングが収束するとは限りませんが、
指定したクロックを優先的にタイミング収束するようになりますので、ぜひお試しください。