この「Quartus® はじめてガイド」シリーズは、インテル® Quartus® Prime / Quartus® II 開発ソフトウェアを初めてご利用になるユーザ向けの資料です。
FPGA / CPLD の開発フローについては、こちら を参照してください。
説明
この資料は、FPGA / CPLD 開発の『5. 制約の設定』フェーズで参考になります。
Quartus® Prime / Quartus® II 開発ソフトウェアでターゲットの FPGA / CPLD のデザイン（回路）に対して、タイミング制約を与える方法について紹介しています。
この資料は、FPGA / CPLD のデザイン（回路）に対して、タイミング制約を与える際に使用するタイミング制約用ファイル（SDC ファイル）の作成方法について説明しています。元々は ASIC 業界の標準フォーマットになっている Synopsys Design Constraints (SDC) ファイルを FPGA / CPLD のタイミング制約に使用することで、Quartus® Prime / Quartus® II 開発ソフトウェアの Fitter（配置配線）で目標（ガイド）として参照するだけでなく、TimeQuest Timing Analyzer による高性能なタイミング解析にも使用します。
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資料
・quartus-hg_timing-constraint_v1710_r2__1.pdf：「Quartus® Prime はじめてガイド - TimeQuest によるタイミング制約の方法 ver.17」（ツール・バージョン：Ver.17.1 用ドキュメント（Rev.2）
・quartus-hg_timing-constraint_v1500_r2__1.pdf：「Quartus II はじめてガイド - TimeQuest によるタイミング制約の方法 ver.15」（ツール・バージョン：Ver.15.0 用ドキュメント（Rev.2）