インテル🄬 Arria🄬 10 FPGA の EMIF デザイン & デバッグ・ガイドライン

説明

外部メモリ・インタフェース（External Memory Interface／EMIF）の高速化に伴い、データ・バリッド・ウインドウ（データの有効なウィンドウ）の縮小や信号品質の悪化が課題として挙げられています。

要求仕様を満たすための検証やデバッグに費やす時間が増加傾向にあるため、適切な手順でデバイス・ボードの設計を行い、かつ、設計段階であらかじめデバッグするための手段を実装することが重要です。

本資料はデザイン・フローとデバッグ・フローを示し、適切な手順で設計することにより、不具合の混入を防ぐこととデバッグに必要な仕組みを実装することにより、速やかに問題を解決することを目的として作成されたものです。

対象デバイス：インテル® Arria® 10 FPGA
対象メモリ・トポロジ：DDR4、DDR3

内容

• はじめに
• Design Flow
• Debug Flow
• Appendix
  • チェックリスト
  • DDR4 パラメータの確認方法
  • Example Design の作成方法
  • EMIF ToolKit の使い方

デザイン＆デバッグ・ガイドライン（Rev.3.2）／Arria® 10 版