はじめに
従来から考えられてきた FPGA の利点の一つとして、ピン配置・ピン属性や回路機能をボード作成・デバイス実装後に変更し、仕様変更や設計不具合のリスクに対処することが可能であることが挙げられます。
一方、近年の FPGA を含むメモリーやインターフェイスの高性能化に伴い、FPGA にも多くのハードマクロが実装されるようになり、考慮すべき複雑な制限事項が増えてきています。
また、FPGA は必ずしも上位互換ではないため、今までの設計資産をそのまま流用できないケースもあります。
このため、ボード設計の前段階において、十分な実現性検討（フィージビリティー・スタディー）を行い、ボード改版等の重大なリスクを軽減することが、必須の作業となってきています。
本資料では、フィージビリティー・スタディーにおいて検証用のスケルトンデザインを作成し、その検証項目とその確認方法についてまとめています。
本資料の対象デバイスは、インテル® Arria® 10 FPGA を例として示していますが、デバイス依存部分を除いてすべてのデバイスファミリーについて使用することができます。
※フィージビリティー・スタディーの実施は最新バージョンの インテル® Quartus® Prime をご使用ください。
内容
・フィージビリティーが不十分だったためにボード改版となった事例
・チェックリスト
・実現性検討（フィージビリティー・スタディー）
- デバイスの選定
- スケルトンデザインの作成
・クロックリソース、IP、トランシーバー、I/O インターフェイス、Hard Processor System (HPS)
- スケルトンデザイン全体のコンパイル
- 消費電力の確認
- ハードウェア検証（任意）
- その他の注意事項
資料ダウンロード
フィージビリティー・スタディー デザイン＆デバッグガイドライン（Rev.1）