1. はじめに
この記事に添付しているデザインサンプルは、Altera® MAX 10 の ADC を使用したシミュレーションを行う際のスタートポイントとしてご使用いただけるサンプルです。
この記事に添付している資料は、公開しているデザインサンプルを使用してシミュレーション手順をステップ・バイ・ステップで解説しています。
なお資料では、以下の内容を説明しています。
- 使用環境
- このサンプルを利用する利点
- シミュレーションの操作手順
- 机上計算との整合性 -- Appendix 1 --
- 付属の表計算シートについて -- Appendix 2 --
この記事に添付している表計算シートは、シミュレーションによる検証を、より効果的にする為の Excel ファイルです。資料後半の Appendix 2 で紹介しています。
2. このサンプルを使用する利点
この記事では、デザインサンプルと表計算シートを添付しています。
デザインサンプルを利用したときの利点は以下の通りです。
- スクラッチから手作業で設計する必要が無い為、比較的早期に目的に到達することができ る
- サンプルを参考にして、設計への応用も可能
表計算シートを利用したときの利点を、以下に紹介します。
-
アナログ値を、シミュレーション向けのフォーマットに変換
テキストファイルにペーストするだけで、簡単にテストデータを作成できます。 -
デジタルデータの計算
シミュレーション結果の妥当性を考慮する際の期待値を算出します。 -
アナログ値のサンプル
既知の値が無い場合、暫定的に乱数で自動生成した値を利用できます。
乱数以外では、Sin 波の合成波を利用することもできます。
3. 使用環境
この記事では以下の開発ツールを使用しています。
【表 1】 この記事の説明で使用している開発ツール
| 項番 | 項目 | 内容 |
| 1 | Quartus® Prime 開発ソフトウェア・スタンダード・エディション（以降、Quartus® Prime） | FPGA のハードウェアを開発するための ツールです。この資料では、Quartus® Prime 開発ソフトウェア・スタンダード・エディション v18.1 を使用しています。 |
| 2 | Modular ADC core IP | MAX® 10 FPGA に内蔵されている ADC の制御に利用可能な IP コアです。この資料では以降 ADC IP コアと表記します。 |
| 3 | ModelSim® FPGA Starter Edition | FPGA に実装する論理回路の動作を確認するために、波形を表示させた シミュレーションで、各信号の振舞いを検証するシミュレーション・ツールです。この資料では、v18.1 の Quartus® Prime を使用しているので、それに対応した ModelSim® FPGA Starter Edition 10.5b を使用しています。 |
| 4 |
プラットフォーム・デザイナー （旧 Qsys） |
FPGA のハードウェアにおいて、主に内部バス Avalon-MM インターフェイス等と接続可能で、アドレスマップで定義された各コンポーネント（Nios® II Processor, DMA Controller, Timer, PIO, On-Chip Memory 等）を組み込んで、ユーザーが独自のメモリーマップド・システムを構築するためのツールです。Quartus® Prime に標準装備されています。 |
4. 資料／サンプル
📦 サンプル・プロジェクト
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m10_adc_oly.7z
テンプレート・デザインサンプル
📦 表計算シート
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Create_simdat_max10adc_rev1.xlsx
表計算シート（Excel ファイル）